KR101010439B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

실시예에 따른 반도체 소자의 제조 방법은 반도체 기판 상측에 이온주입영역을 형성하는 단계; 상기 이온주입영역의 일부가 남도록 상기 반도체 기판의 상측 일부를 제거함으로써 단차 구조에 의하여 매몰층 영역을 정의하는 단계; 상기 잔존된 이온주입영역을 확산시켜 상기 매몰층을 형성하는 단계; 상기 매몰층이 형성된 상기 반도체 기판 위에 에피층을 형성하는 단계; 상기 매몰층 연결되는 확산영역을 상기 에피층에 형성하는 단계; 및 상기 확산영역을 형성하는 과정에서 발생된 산화막을 제거하여 상기 확산영역에 트랜치를 형성하는 단계를 포함한다.
실시예에 의하면, BCD 소자 중 바이폴라 트랜지스터, DMOS 등에 사용되는 HV 영역을 형성하는 과정에서 트랜치형 단차가 발생되는 것을 억제할 수 있으므로, 평탄화 공정과 같은 후속 공정을 안정적으로 처리할 수 있다.
BCD 소자, 바이폴라 트랜지스터, CMOS, DMOS, 소자분리영역, HV 영역

Description

반도체 소자의 제조 방법{Manufacturing method of semiconductor device}
실시예는 반도체 소자의 제조 방법에 관한 것이다.
복합고전압소자(BCD; Bipolar CMOS DMOS) 공정을 이용하면, 바이폴라 소자, CMOS(Complementary Metal Oxide Semiconductor), DMOS(Double diffusion MOS)를 단일 웨이퍼 상에 구현할 수 있다.
또한, BCD 공정을 이용하면, 바이폴라 소자, CMOS, DMOS 외에도 로직 회로, P형 MOS, N형 MOS, 저항, 커패시터, 다이오드 등을 개별 공정을 거치지 않고 복합 공정을 통하여 동시에 하나의 칩으로 구현할 수 있다.
도 1은 BCD 소자 중 HV 영역이 형성된 후의 형태를 도시한 측단면도이다.
도 1에 도시된 HV(High Voltage) 영역은 N형 이온이 고농도로 주입된 N+ 매몰층(11), N+ 확산영역(12)을 포함하는데, HV 영역은 바이폴라 트랜지스터, DMOS와 같은 고전압용 소자에 이용되는 구조이다.
이온주입공정을 진행하여 상기 N+ 매몰층(11), 상기 N+ 확산영역(12)을 형성하고, 이들 영역의 확산을 위하여 열처리 공정을 진행하게 되는데, 이 과정에서 반도체 기판(10) 중 이온이 주입된 실리콘이 반응을 일으켜 단차(l1, l2)가 발생된다.
즉, HV 영역(11, 12)에 수직하게 대응되는 상기 반도체 기판(10)의 상측에 단차(l1, l2)가 발생되며, 상기 N+ 매몰층(11) 형성 시 발생된 제1 단차(l1)는 약 700Å 내지 800Å의 깊이로 형성된다.
또한, 상기 제1 단차(l1)가 발생된 상태에서 상기 N+ 확산영역(12) 형성 시 발생된 제2 단차(l2)는 약 600Å 내지 700Å의 깊이로 형성된다.
따라서, 상기 제1 단차(l1)와 상기 제2 단차(l2)를 합한 단차(l3)의 깊이는 약 1300Å 내지 1500Å의 깊이를 이루게 된다.
이와 같은 단차는 포토리소그라피 공정을 진행하는 경우 마스크 정렬에 이용되기도 하지만, 단차의 깊이가 필요 이상으로 깊게 형성되므로 후속 공정에 악영향을 미친다.
가령, 바이폴라 트랜지스터, CMOS, DMOS 등을 집적화하기 위하여 각 영역을 구분하는 다수의 소자분리영역이 필요로 되는데, 소자분리영역을 형성하기 위한 STI 공정을 진행하는 경우 상기 단차에 의하여 평탄화 공정이 제대로 처리되지 못하므로 후속 공정 역시 영향을 받게 되는 문제점이 있다.
실시예는 BCD 소자 중 바이폴라 트랜지스터, DMOS 등에 사용되는 HV 영역을 형성하는 과정에서 단차가 발생되는 것을 억제함으로써 후속 공정을 원활하게 진행할 수 있는 반도체 소자의 제조 방법을 제공한다.
실시예에 따른 반도체 소자의 제조 방법은 반도체 기판 상측에 이온주입영역을 형성하는 단계; 상기 이온주입영역의 일부가 남도록 상기 반도체 기판의 상측 일부를 제거함으로써 단차 구조에 의하여 매몰층 영역을 정의하는 단계; 상기 잔존된 이온주입영역을 확산시켜 상기 매몰층을 형성하는 단계; 상기 매몰층이 형성된 상기 반도체 기판 위에 에피층을 형성하는 단계; 상기 매몰층 연결되는 확산영역을 상기 에피층에 형성하는 단계; 및 상기 확산영역을 형성하는 과정에서 발생된 산화막을 제거하여 상기 확산영역에 트랜치를 형성하는 단계를 포함한다.
실시예에 의하면, 다음과 같은 효과가 있다.
첫째, BCD 소자 중 바이폴라 트랜지스터, DMOS 등에 사용되는 HV 영역을 형성하는 과정에서 트랜치형 단차가 발생되는 것을 억제할 수 있으므로, 평탄화 공정과 같은 후속 공정을 안정적으로 처리할 수 있다.
둘째, 반도체 소자의 HV 영역을 형성함에 있어서, 후속 공정에 영향을 미치는 트랜치의 발생은 억제하고, 얼라인먼트 키로 사용가능한 돌출형 단차를 인위적 으로 생성함으로써 공정을 간소화시킬 수 있는 효과가 있다.
첨부된 도면을 참조하여 실시예에 따른 반도체 소자의 제조 방법에 대하여 상세히 설명한다.
이하, 실시예를 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명은 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되므로 본 발명의 기술적 사상과 직접적인 관련이 있는 핵심적인 구성부만을 언급하기로 한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도 2는 실시예에 따른 반도체 소자의 형태를 도시한 측단면도이다.
실시예에 따른 반도체 소자는 복합고전압소자(BCD; Bipolar CMOS DMOS) 공정을 통하여 제작된 것이며, 도 2에 도시된 BCD 소자의 영역 중, "A" 영역은 폴리에미터형 바이폴라 트랜지스터의 영역이고, "B" 영역은 CMOS의 영역이며, "C" 영역은 DMOS의 영역이다.
실시예에 따른 BCD 소자의 제조 방법에 의하면, 도 2에 도시되지는 않았으나 폴리에미터형 바이폴라 트랜지스터 외에도 로직 회로, P형 MOS, N형 MOS, 고전압 MOS, 중간 전압 MOS, 저전압 MOS, DEMOS(Drain Extended MOS), LDMOS(Lateral Double diffused Metal Oxide Semiconductor), 저항, 커패시터, 다이오드 등을 하나의 칩에서 구현할 수 있다.
도 2를 참조하면, "A" 영역의 폴리에미터형 바이폴라 트랜지스터는 기판(100) 위에 형성된 매몰층(21), 에피층(22), 컬렉터 영역(23), 베이스 영역(24), 베이스 전극(26), 소자분리영역(25), 에미터 영역(27)을 포함한다.
또한, "B" 영역의 CMOS는 P형 MOS, N형 MOS를 포함하는데, 각각이 MOS는 소자분리영역(150a)에 의하여 구분되며, 매몰층(110a), 고농도 N형 웰(205), p형 웰(200), N형 웰(210), 게이트(215, 225), 소스/드레인 영역(220, 230)을 포함한다. 상기 게이트(215, 225)는 게이트 절연막, 스페이서 등의 구조물을 더 포함할 수 있다.
또한, "C" 영역의 DMOS는 매몰층(110b), 고농도 N형 웰(300), P형 바디(305), 각 영역을 절연시키는 소자분리영역(150b), 게이트(320), P형 바디(305) 상에 형성되는 P형 이온주입영역(310)과 제1 N형 이온주입영역(315), 게이트(320)의 타측에 형성되는 제2 N형 이온주입영역(326)을 포함한다.
이때, 상기 게이트(320)와 상기 제2 N형 이온주입영역(325) 사이에 형성된 소자분리영역(150b)은 상기 P형 바디(305)로부터 상기 제2 N형 이온주입영역(310)으로의 전류 흐름 통로를 연장시킴으로써 상기 DMOS가 고전압 소자로 기능될 수 있도록 한다.
본 발명은 상기 BCD 소자 중 바이폴라 트랜지스터, DMOS와 같이 HV 영역을 포함하는 반도체 소자 영역을 기술적 사상의 대상으로 하며, 이하 도 3 내지 도 14를 참조하여 HV 영역을 포함하는 반도체 소자의 제조 방법에 대하여 설명한다.
가령, 로직 영역의 구조에 대한 설명은 생략하기로 한다.
도 3은 실시예에 따른 버퍼산화층(105)이 형성된 후의 반도체 소자의 형태를 도시한 측단면도이다.
처음으로, 웨이퍼 상태의 반도체 기판(100), 가령 단결정 실리콘 기판을 소정 두께로 절단하고, 표면을 연마하여 상부에 에피층(도 9; 130)이 형성될 수 있는 상태로 가공한다.
다음, 상기 반도체 기판(100) 상에 버퍼산화층(105)을 형성하는데, 이는 매몰층(도 7; 110a)을 형성하기 위하여 이온주입공정을 처리하는 경우 상기 반도체 기판(100)의 손상을 예방하는 기능을 수행한다.
도 4는 실시예에 따른 매몰층(110a) 형성을 위한 이온주입영역(110)이 형성된 후의 반도체 소자의 형태를 도시한 측단면도이다.
상기 버퍼산화층(105)이 형성되면, 상기 반도체 기판(100)의 상측 일부에 N형 불순물 이온을 주입하여 N+형 이온주입영역(110)을 형성한다.
도 5는 실시예에 따른 제1 산화층(120)이 형성된 후의 반도체 소자의 형태를 도시한 측단면도이다.
이어서, 상기 이온주입영역(110)이 형성된 상기 반도체 기판(100) 위에 제1 산화층(120)을 형성한다.
도 6은 실시예에 따른 제1 산화층(120), 버퍼산화층(105), 반도체 기판(100) 의 일부가 식각된 후의 반도체 소자의 형태를 도시한 측단면도이다.
상기 제1 산화층(120)이 형성되면, 포토 레지스트 공정, 식각 공정 등을 처리하여 상기 제1 산화층(120)을 패터닝하는데, 상기 패터닝된 제1 산화층(120)은 이후 형성될 매몰층(110a)의 영역을 정의한다.
이어서, 상기 패터닝된 제1 산화층(120)을 식각 마스크로 하여 상기 버퍼산화층(105) 및 상기 반도체 기판(100)의 상측 일부를 제거한다.
도 7은 실시예에 따른 매몰층(110a)이 형성된 후의 반도체 소자의 형태를 도시한 측단면도이다.
상기 버퍼산화층(105) 및 상기 반도체 기판(100)의 일부가 제거되면, 고온 열처리를 통하여 상기 이온주입영역(105)을 기판 아래측으로 확산시킨다.
따라서, 상기 이온주입영역(105)이 확산되어 N+형 매몰층(110a)이 형성될 수 있다. 이때, 상기 CMOS 영역(B)과 DMOS 영역(C)의 기판(100)에도 매몰층이 함께 형성될 수 있다.
이때, 상기 이온주입영역(105)의 확산을 아래측으로 유도하기 위하여 산소 주입(O2 push) 공정이 더 진행될 수 있다.
도 8은 실시예에 따른 제1 산화층(120), 버퍼산화층(105)이 제거된 후의 반도체 소자의 형태를 도시한 측단면도이고, 도 9는 실시예에 따른 에피층(130)이 형성된 후의 반도체 소자의 형태를 도시한 측단면도이다.
이어서, 상기 매몰층(110a)이 형성되면, 도 8과 같이 상기 제1 산화층(120) 및 상기 버퍼산화층(105)을 제거하고, 도 9와 같이 상기 반도체 기판(100)을 에피택셜 성장시켜 P형 에피층(130)을 형성한다.
이때, 상기 매몰층(110a)의 단차가 상측으로 반영되어 상기 에피층(130)에도 단차(A)가 형성된다.
상기 단차(A)는 이후 후속 공정 상에서 포토리소그라피 공정이 진행되는 경우, 레티클 또는 마스크의 정렬을 위한 얼라인먼트 키로 이용될 수 있다.
그러나, 상기 단차(A)가 너무 깊게 형성되면, 가령 평탄화 공정과 같은 후속 공정에 영향을 주게되므로 상기 단차(A)가 약 700Å 내지 800Å의 깊이로 최적화되는 것이 중요하다. 따라서, 상기 단차(A)를 유도하기 위하여 상기 매몰층(110a) 부분의 반도체 기판(100)을 식각하는 경우 약 700Å 내지 800Å의 깊이로 상기 반도체 기판(100)의 상측 일부가 제거될 수 있다.
도 10은 실시예에 따른 확산영역(140)이 형성된 후의 반도체 소자의 형태를 도시한 측단면도이다.
상기 에피층(130)이 형성되면, 그 위에 제2 산화층(135)을 적층하고 패터닝하여 이후 형성될 확산영역(140)을 정의한다.
상기 에피층(130)의 단차(A)는 상기 제2 산화층(135)을 패터닝할 때 사용되는 마스크의 얼라인먼트 키로 이용될 수 있다.
상기 패터닝된 제2 산화층(135)은 이온 주입 마스크로 이용된다.
이후, 이온 주입 공정을 진행하여 상기 매몰층(110a)과 연결되는 N+형 확산영역(140)을 형성한다.
실시예에 따른 HV 영역이 가령 바이폴라 트랜지스터에 구현된 경우, 상기 확산영역(140)은 컬렉터 영역으로 이용될 수 있다. 이때, 상기 CMOS 및 상기 DMOS의 고농도 N형 웰(205, 300)도 함께 형성될 수 있다.
도 11은 실시예에 따른 확산영역(140)의 산화막(142)이 제거된 후의 반도체 소자의 형태를 도시한 측단면도이다.
상기 확산영역(140)을 형성하기 위하여 이온주입공정 및 열처리 공정을 진행하는 경우, 상기 확산영역(140) 상측에 얇은 산화막(142)이 자연스럽게 형성되는데, 습식 식각 공정을 진행하여 상기 산화막(142)을 제거시킨다.
이때, 도 11에 도시된 것처럼, 상기 제2 산화층(135)도 함께 제거된다.
따라서, 상기 확산영역(140)이 형성된 상기 반도체 기판(100) 부분에 트랜치가 형성되는데, 상기 산화막(142)의 두께에 한계가 있으므로, 상기 트랜치는 약 600Å 내지 700Å의 깊이(l5)로 형성될 수 있다.
상기 확산영역(140)의 트랜치 역시 상기 에피층(130)의 단차(A)와 유사하게 얼라인먼트 키로 이용될 수 있다.
이와 같이, 실시예에 의하면, 상기 매몰층(110a)을 형성하는 과정에서 발생된 상기 에피층(130)의 단차(A)와 상기 확산영역(140)의 트랜치가 중첩되지 않으므로, 총 단차의 깊이(l4)는 최대 800Å을 넘지 않게 된다.
따라서, 실시예에 의한 단차 또는 트랜치는 얼라인먼트 키로 이용되면서도 후속 공정에 영향을 미치지 않을 수 있다.
도 12는 실시예에 따른 패드산화층(150) 및 HV 웰영역(160)이 형성된 후의 반도체 소자의 형태를 도시한 측단면도이다.
이어서, 상기 반도체 기판 전면에 패드산화층(150)을 형성하고, 이온주입공정 및 열처리 공정을 진행하여 고전압 소자에 필수적으로 요구되는 HV 웰영역(160)을 형성한다.
실시예에 따른 HV 영역이 PMOS로 구현되는 경우 상기 HV 웰영역(160)은 N형 웰로 형성되고, 상기 HV 영역이 NMOS로 구현되는 경우 상기 HV 웰영역(160)은 P형 웰로 형성될 수 있다.
도면에 도시되지 않았으나, 상기 HV 웰영역(160) 상에 P형 바디가 더 형성될 수 있다.
참고로, 상기 패드산화층(150)은 다른 트랜지스터 영역에 웰영역을 형성하는 경우 패드층으로 이용될 수 있다.
도 13은 실시예에 따른 질화층(165)이 형성된 후의 반도체 소자의 형태를 도시한 측단면도이고, 도 14는 실시예에 따른 소자분리영역(170)이 형성된 후의 반도체 소자의 형태를 도시한 측단면도이다.
다음으로, 도 13과 같이 상기 HV 웰영역(160)이 형성된 상기 반도체 기판(100) 전면에 질화층(165)을 형성하고, 도 14와 같이 상기 질화층(165) 및 상기 패드산화층(150)을 패터닝하여 소자분리영역(170)을 정의한다.
이어서, 상기 패터닝된 질화층(165)을 마스크로 이용하여 식각 공정을 진행한다. 상기 식각 공정을 통하여 트랜치가 형성되면, 상기 트랜치가 매립되도록 하여 상기 질화층(165) 위에 절연층을 형성하고, 평탄화 공정을 진행하여 상기 트랜 치 외부의 상기 절연층을 제거함으로써 상기 소자분리영역(170)을 완성한다.
이후, 식각 공정을 진행하여 상기 질화층(165) 및 상기 패드산화층(150)을 제거한다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 BCD 소자 중 HV 영역이 형성된 후의 형태를 도시한 측단면도.
도 2는 실시예에 따른 반도체 소자의 형태를 도시한 측단면도.
도 3은 실시예에 따른 버퍼산화층이 형성된 후의 반도체 소자의 형태를 도시한 측단면도.
도 4는 실시예에 따른 제1 매몰층 형성을 위한 이온주입영역이 형성된 후의 반도체 소자의 형태를 도시한 측단면도.
도 5는 실시예에 따른 제1 산화층이 형성된 후의 반도체 소자의 형태를 도시한 측단면도.
도 6은 실시예에 따른 제1 산화층, 버퍼산화층, 반도체 기판의 일부가 식각된 후의 반도체 소자의 형태를 도시한 측단면도.
도 7은 실시예에 따른 매몰층이 형성된 후의 반도체 소자의 형태를 도시한 측단면도.
도 8은 실시예에 따른 제1 산화층, 버퍼산화층이 제거된 후의 반도체 소자의 형태를 도시한 측단면도.
도 9는 실시예에 따른 에피층이 형성된 후의 반도체 소자의 형태를 도시한 측단면도.
도 10은 실시예에 따른 확산영역이 형성된 후의 반도체 소자의 형태를 도시한 측단면도.
도 11은 실시예에 따른 확산영역의 산화막이 제거된 후의 반도체 소자의 형 태를 도시한 측단면도.
도 12는 실시예에 따른 패드산화층 및 HV 웰영역이 형성된 후의 반도체 소자의 형태를 도시한 측단면도.
도 13은 실시예에 따른 질화층이 형성된 후의 반도체 소자의 형태를 도시한 측단면도.
도 14는 실시예에 따른 소자분리영역이 형성된 후의 반도체 소자의 형태를 도시한 측단면도.

Claims (16)

  1. 반도체 기판 상측에 이온주입영역을 형성하는 단계;
    상기 이온주입영역의 일부가 남도록 상기 반도체 기판의 상측 일부를 제거함으로써 단차 구조에 의하여 매몰층 영역을 정의하는 단계;
    상기 잔존된 이온주입영역을 확산시켜 상기 매몰층을 형성하는 단계;
    상기 매몰층이 형성된 상기 반도체 기판 위에 에피층을 형성하는 단계;
    상기 매몰층 연결되는 확산영역을 상기 에피층에 형성하는 단계; 및
    상기 확산영역을 형성하는 과정에서 발생된 산화막을 제거하여 상기 확산영역에 트랜치를 형성하는 단계를 포함하고,
    상기 매몰층의 단차 구조는 상기 에피층에 반영되고, 상기 에피층에 반영된 단차는 후속 공정에서 얼라인먼트 키로 이용되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 이온주입영역을 형성하는 단계는,
    상기 이온주입영역이 형성된 반도체 기판 위에 버퍼 산화층을 형성하는 단계;
    상기 버퍼 산화층 밑의 상기 반도체 기판에 상기 이온주입영역을 형성하는 단계; 및
    상기 버퍼 산화층 위에 제1 산화층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서, 상기 매몰층 영역을 정의하는 단계는
    상기 반도체 기판의 상측 일부를 제거함에 있어서, 상기 버퍼 산화층 및 상기 제1 산화층의 일부도 함께 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제2항에 있어서, 상기 매몰층을 형성하는 단계는
    상기 매몰층이 형성된 후, 상기 버퍼 산화층 및 상기 제1 산화층이 제거되는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 확산영역의 산화막이 제거된 후, 이온주입공정을 통하여 상기 매몰층 위와 상기 확산영역 옆의 상기 에피층에 HV 웰영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 반도체 소자는 BCD 공정에 의하여 제조되며,
    상기 매몰층, 상기 확산영역, 상기 HV 웰영역은 바이폴라 트랜지스터, DMOS 중 하나 이상의 소자의 HV 영역에 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 삭제
  8. 제1항에 있어서,
    상기 매몰층의 단차 구조는 상기 에피층에 반영되고, 상기 에피층에 반영된 단차는 700Å 내지 800Å의 깊이로 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제1항에 있어서, 상기 확산영역을 형성하는 단계는
    상기 에피층 위에 제2 산화층을 형성하는 단계;
    상기 매몰층의 단차 구조가 반영된 상기 에피층의 단차를 얼라인먼트 키로 이용하여 상기 제2 산화층을 패터닝하는 단계;
    상기 패터닝된 제2 산화층을 마스크로 이용하여 상기 노출된 에피층 표면에 이온을 주입하는 단계; 및
    열처리를 통하여 상기 주입된 이온을 확산시킴으로써 상기 확산영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서, 상기 산화막을 제거하는 단계는
    상기 패터닝된 제2 산화층을 제거하는 단계를 더 포함하는 것을 특징으로 하 는 반도체 소자의 제조 방법.
  11. 제1항에 있어서, 상기 확산영역의 트랜치는
    600Å 내지 700Å의 깊이로 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제5항에 있어서, 상기 HV 웰영역을 형성하는 단계는
    상기 HV 웰영역이 형성된 후 상기 반도체 기판 위에 패드산화층을 형성하는 단계; 및
    상기 패드산화층 위에 질화층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제5항에 있어서, 상기 HV 웰영역을 형성하는 단계는
    상기 HV 웰영역이 형성된 후, 상기 HV 웰영역 상에 P형 바디를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제12항에 있어서,
    상기 패드산화층, 상기 질화층을 패터닝하여 소자분리영역을 정의하는 단계;
    상기 패터닝된 질화층을 식각 마스크로 이용하여 상기 반도체 기판의 상측 일부를 트랜치를 형성하는 단계;
    상기 트랜치가 매립되도록 하여 상기 질화층 위에 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 트랜치 외부의 상기 절연층을 제거하는 단계; 및
    상기 질화층 및 상기 패드산화층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제15항에 있어서,
    상기 절연층은 평탄화 공정을 통하여 제거되고,
    상기 질화층 및 상기 패드산화층은 식각 공정을 통하여 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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