KR0156150B1 - 반도체소자 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title abstract description 26
- 238000004519 manufacturing process Methods 0.000 title abstract description 7
- 239000004065 semiconductor Substances 0.000 title abstract description 5
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 150000004767 nitrides Chemical class 0.000 claims abstract description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 8
- 230000001681 protective effect Effects 0.000 claims abstract description 8
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 8
- 239000010703 silicon Substances 0.000 claims abstract description 8
- 238000010438 heat treatment Methods 0.000 claims abstract description 7
- 239000012535 impurity Substances 0.000 claims abstract description 6
- 150000002500 ions Chemical class 0.000 claims abstract description 6
- 239000010408 film Substances 0.000 abstract description 44
- 239000013078 crystal Substances 0.000 abstract description 5
- 230000007547 defect Effects 0.000 abstract description 5
- 239000010409 thin film Substances 0.000 abstract description 2
- 238000009792 diffusion process Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 2
- 235000014653 Carica parviflora Nutrition 0.000 description 1
- 241000243321 Cnidaria Species 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
본 발명은 반도체소자 제조방법에 관한 것으로, 바이폴라 소자의 매몰층을 정확하게 한정하고, 매몰층에 발생되는 결정결함을 완전히 제거하기 위한 것이다.
본 발명은 실리콘기판위에 초기 산화막을 1000Å 정도로 얇게 형성하는 공정과, 상기 초기 산화막위에 질화막을 1000Å 정도의 두께로 얇게 형성하는 공정, 상기 질화막 및 산화막을 선택적으로 제거하여 기판 소정 부분을 노출시키는 공정, 상기 노출된 기판 부위상에 보호 산화막을 형성하는 공정, 상기 노출된 기판 부위에 매몰층 형성을 위한 불순물 이온을 주입하는 공정, 열처리를 행하여 상기 주입된 불순물 이온을 확산시켜 매몰층을 형성하는 공정, 상기 질화학 및 산화막을 제거하는 공정, 및 기판상에 에피층을 성장키는 단계를 포함하는 반도체소자 제조방법을 제공한다.
Description
제1도는 종래의 바이폴라 소자의 매몰층 형성방법을 도시한 공정순서도.
제2도는 본 발명에 의한 바이폴라 소자의 매몰층 형성방법을 도시한 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
10 : 실리콘기판 11 : 초기 산화막
12 : 질화막 13 : 보호산화막
14 : 산화막 15 : 매몰층
16 : 에피층
본 발명은 반도체소자 제조방법에 관한 것으로, 특히 바이폴라 소자의 매몰층 형성방법에 관한 것이다.
종래의 바이폴라 소자의 매몰층 형성방법을 제1도를 참조하여 설명하면 다음과 같다.
먼저, 제1도 (a)에 도시된 바와 같이 실리콘기판(1)위에 초기 산화막(2)을 7000Å정도로 형성한 후, 제1도(b)에 도시된 바와 같이 상기 초기 산화막(2)을 사진식각공정을 통해 선택적으로 제거하여 기판의 소정 부분을 노출시킨다. 이어서 제1도 (c)에 도시된 바와 같이 매몰층 형성을 위한 이온주입 공정을 실시한 후, 제1도 (d)에 도시된 바와 같이 매몰층(3) 형성을 위한 확산 열처리 공정을 행한다. 확산 열처리공정시 매몰층(3) 표면에 산화막(4)이 형성된다.
다음에 제1도 (e)에 도시된 바와 같이 상기 산화막을 제거한 후, 기판상에 에피층(5)를 성장시켜 제1도(f)에 도시된 바와 같이 최종적으로 매몰층(3')을 형성한다.
상기와 같이 실리콘 기판위에 성장시켰던 초기 산화막을 마스킹층으로 이용하여 매몰층을 형성한 후 산화막을 모두 제거할 때 제1도 (d)에 도시된 바와 같이 매몰층 패턴 부분에 단차가 발생하고, 이 단차가 에피층 성장후에도 남게되어 후속의 사진공정시 얼라인(align)의 기준이 된다.
그러나 상술한 종래기술에 있어서는 초기 산화막의 두께가 너무 두꺼워(7000Å) 매몰층 형성영역을 정의하기 위한 사진식각공정시 제1도 (b)와 같이 언더컷(undercut) (b1)이 크게 일어나 매몰층영역을 정확하게 정의하는 것이 불가능하게 되고, 이온주입시 보호막이 없으므로 매몰층에 결정 결함이 발생되어 특성이 저하된다.
또한, 확산을 위한 열처리공정시 산화막이 1000Å정도 성장되므로 필드산화막 부위의 두께가 7500Å 정도로 두꺼워져 후속의 사진공정시 공정여유도가 감소되는 문제가 있다.
본 발명은 이와 같은 문제를 해결하기 위한 것으로, 매몰층을 정확하게 한정할 수 있고, 매몰층에 발생되는 결정결함을 완전히 제거할 수 있는 바이폴라 소자 제조방법을 제조하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자 제조방법은 실리콘기판위에 초기 산화막을 1000Å정도로 얇게 형성하는 공정과, 상기 초기 산화막위에 질화막을 1000Å 정도의 두께로 얇게 형성하는 공정, 상기 질화학 및 산화막을 선택적으로 제거하여 기판 소정 부분을 노출시키는 공정, 상기 노출된 기판 부위상에 보호 산호막을 형성하는 공정, 상기 노출된 기판 부위에 매몰층 형성을 위한 불순물 이온을 주입하는 공정, 열처리를 행하여 상기 주입된 불순물 이온을 확산시켜 매몰층을 형성하는 공정, 상기 질화학 및 산화막을 제거하는 공정, 및 기판상에 에피층을 성장시키는 단계를 포함하여 이루워진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제2도에 본 발명에 의한 바이폴라 소자의 매몰층 형성공정을 도시하였다.
먼저, 제2도 (a)에 도시된 바와 같이 실리콘기판(10)위에 초기 산화막(11)을 1000Å정도로 얇게 형성한 후, 제2도 (b)에 도시된 바와 같이 상기 초기 산화막(11)위에 질화막(12)을 1000Å 정도의 두께로 형성한다.
이어서 제2도 (c)와 같이 사진식각공정을 통해 상기 질화막(12) 및 초기산화막 (11)을 선택적으로 제거하여 매몰층이 형성될 기판의 소정 부분을 노출시킨다. 이어서 제2도 (d)에 도시된 바와 같이 상기 노출된 기판 부분(매몰층 형성영역) 상부에 보호 산화막(13)을 400Å 정도의 두께로 형성한다. 이때, 매몰층이 형성될 기판 표면 부위에만 산화막이 형성되고 질화막(12)위에는 형성되지 않는다.
다음에 제2도 (e)에 도시된 바와 같이 매몰층 형성을 위한 이온주입 공정을 실시한 후, 제2도 (f)에 도시된 바와 같이 매몰층 형성을 위한 확산 열처리 공정을 행한다. 이때, 매몰층(15)이 형성된 기판 표면에는 산화막(14)이 형성되고, 질화막 표면에는 산화막이 형성되지 않는다.
이어서 제2도 (g)에 도시된 바와 같이 상기 질화막과 산화막을 제거한 후, 제2도 (h)와 같이 기판상에 에피층(16)를 성장시켜 최종적으로 매몰층(15')을 형성한다.
상기와 같이 본 발명은 실리콘기판위에 얇은 산화막과 질화막이 매몰층 이외의 부분에 대해 정밀한 마스킹층의 역할을 하며, 제2도 (d)와 같이 매몰층 부분에 보호산화막을 성장시킴으로써 이온주입시 매몰층에 결정결함이 발생되는 것을 방지한다.
또한, 확산을 위한 열처리 공정시에는 제2도 (f)와 같이 질화막의 역할로 인해 매몰층 상부에 형성되는 산화막(14)에 의해 산화막(14) 제거후에 단차가 형성되게 되므로 이후 진행되는 사진공정시 얼라인의 기준이 된다.
상기한 바와 같이 본 발명은 매몰층 형성을 위한 이온 주입시 얇은 산화막과 질화막이 종래의 초기 산화막 두께보다 훨씬 얇기 때문에 제2도 (c)와 같이 언더컷(c1)을 적게 할 수 있어 매몰층을 정확하게 한정할 수 있다.
그리고 매몰층 형성을 위한 이온주입전에 매몰층 부위에 얇은 보호산화막을 성장시키므로 이온주입시 매몰층에 결정결함이 발생하는 것을 방지할 수 있다.
또한, 질호막의 역할로 사진공정시 얼라인에 필요한 단차가 형성되므로 고집적화된 소자에 유용하게 된다.
Claims (1)
- 실리콘기판위에 초기 산화막을 1000Å 정도로 얇게 형성하는 공정과, 상기 초기 산화막위에 질화막을 1000Å 정도의 두께로 얇게 형성하는 공정, 상기 질화막 및 산화막을 선택으로 제거하여 기판 소정 부분을 노출시키는 공정, 상기 노출된 기판 부위상에 보호 산화막을 형성하는 공정, 상기 노출된 기판 부위에 매몰층 형성을 위한 불순물 이온을 주입하는 공정, 열처리를 행하여 상기 주입된 불순물 이온을 확산시켜 매몰층을 형성하는 공정, 상기 질화막 및 산화막을 제거하는 공정, 및 기판상에 에피층을 성장키는 단계를 포함하는 것을 특징으로 하는 반도체소자 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950020370A KR0156150B1 (ko) | 1995-07-11 | 1995-07-11 | 반도체소자 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950020370A KR0156150B1 (ko) | 1995-07-11 | 1995-07-11 | 반도체소자 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970008471A KR970008471A (ko) | 1997-02-24 |
| KR0156150B1 true KR0156150B1 (ko) | 1998-12-01 |
Family
ID=19420340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950020370A KR0156150B1 (ko) | 1995-07-11 | 1995-07-11 | 반도체소자 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0156150B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101010439B1 (ko) * | 2008-11-05 | 2011-01-21 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
-
1995
- 1995-07-11 KR KR1019950020370A patent/KR0156150B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101010439B1 (ko) * | 2008-11-05 | 2011-01-21 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
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|---|---|
| KR970008471A (ko) | 1997-02-24 |
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