KR930005236B1 - 반도체소자 제조공정중의 새부리 형상 제거방법 - Google Patents

반도체소자 제조공정중의 새부리 형상 제거방법 Download PDF

Info

Publication number
KR930005236B1
KR930005236B1 KR1019900014384A KR900014384A KR930005236B1 KR 930005236 B1 KR930005236 B1 KR 930005236B1 KR 1019900014384 A KR1019900014384 A KR 1019900014384A KR 900014384 A KR900014384 A KR 900014384A KR 930005236 B1 KR930005236 B1 KR 930005236B1
Authority
KR
South Korea
Prior art keywords
film
oxide film
substrate
nitride film
nitride
Prior art date
Application number
KR1019900014384A
Other languages
English (en)
Other versions
KR920007149A (ko
Inventor
김명규
Original Assignee
금성일렉트론 주식회사
문정환
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 금성일렉트론 주식회사, 문정환 filed Critical 금성일렉트론 주식회사
Priority to KR1019900014384A priority Critical patent/KR930005236B1/ko
Publication of KR920007149A publication Critical patent/KR920007149A/ko
Application granted granted Critical
Publication of KR930005236B1 publication Critical patent/KR930005236B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Local Oxidation Of Silicon (AREA)

Abstract

내용 없음.

Description

반도체소자 제조공정중의 새부리 형상 제거방법
제1도는 종래의 제조공정 단면도.
제2도는 본 발명의 제조공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 산화막
3 : 질화막 4,5,8 : P/R
6 : 필드산화막 7 : 에피막
본 발명은 반도체 소자 제조공정중의 새부리 형상 제거방법에 관한 것으로 특히 국부격리 산화중에 발생하는 새부리(Bird′s Beak)현상을 방지하여 액티브 영역이 축소되지 않도록 하기에 적당하도록 한 것이다.
종래의 반도체소자 제조방법은 제1a도에 도시된 바와 같이 기판(1) 위에 250-300Å 정도의 산화막(2)을 성장시키고 b도와 같이 상기 산화막(2) 위에 1000-1600Å 정도의 질화막(3)을 증착시킨다.
그리고 c도와 같이 P/R (Photo Resist(4)을 입힌 후 필드영역을 노광시켜 그 부분의 P/R을 제거하고 이어 질화막(3)을 제거한다.
다음에 d도와 같이 상기 필드영역에 이온을 주입하고 e도와 같이 P/R(4)을 제거한 후 f도와 같이 필드 산화막(6)을 5000-7000Å 두께로 성장시킨다. 그러나 상기 종래기술에 있어서는 필드산화막(6) 성장시 질화막(3) 밑으로 산화막(6)이 파고들어가 액티브영역이 2Δ t만큼 줄어들게 되는 결점이 있었다.
본 발명은 이와 같은 종래의 결점을 해결하기 위한 것으로 질화막 밑으로 산화막이 파고 들어오지 못하도록 하여 액티브 영역이 축소되는 것을 방지할 수 있는 제조공정을 제공하는데 그 목적이 있다.
이하에서 본 발명을 첨부된 도면 제2도에 의하여 상세히 설명하면 다음과 같다.
먼저 a도와 같이 기판(1) 위에 산화막(2)을 250-300Å 정도 성장시키고 그 위에 b도와 같이 질화막(3)을 1000-1200Å 정도 증착시킨다.
다음에 c도와 같이 질화막(3) 위에 P/R(4)을 입힌 후 액티브영역을 노광시켜 그 부분의 P/R을 제거하고 d도와 같이 노출된 질화막(3)과 질화막 밑의 산화막(2)을 식각한 후 기판(1)을 2000-3000Å 정도 식각한다.
그리고 e도와 같이 산화막(2)을 약 250Å 정도 다시 성장시키고 그 위에 질화막(3)을 1500-3000Å 정도 저압화학 기상증착을 한다.
또한 f도와 같이 P/R(5)을 입히고 필드영역 위의 P/R을 노광시킨 후 제거하며 이의 필드영역의 질화막(3)을 식각한 후 그 식각된 부분에 이온을 주입한다.
다음에 액티브 영역에 덮여있는 P/R을 제거하면 g도와 같이 질화막(3)이 측면 마스크 역할을 하게된다.
그 위에 h도와 같이 필드산화막(6)을 5000-7000Å 정도 성장시키는데 이때 측면 질화막(3) 마스크에 의해 새부리 형상이 생기지 않게 된다.
다음에 i도와 같이 질화막(3)과 그 밑의 산화막(2)을 습식 식각하여 제거한다.
그리고 j도와 같이 그위에 기관(1)과 같은 결정방향의 에피막(7)을 상기 d도에서 기판(1)을 식각한만큼 (2000-3000Å) 다시 성장시키고 P/R(8)을 입힌 후 필드영역의 P/R을 노광시켜 제거한다.
이어서 (4)와 같이 필드영역의 에피막(7)을 식각하고 액티브영역에 덮여있는 P/R(8)을 제거한다.
이상과 같은 본 발명에 의하면 질화막(3)을 측면 마스크로서 이용하여 격리산화 또는 필드산화시 발생하는 새부리 형상을 방지하여 액티브 영역의 축소를 제거할 수 있는 장점이 있다.

Claims (6)

  1. 기판 위에 산화막, 질화막을 형성하고 P/R을 사용하여 액티브 영역의 산화막, 질화막 및 기판을 식각하는 공정 ; 그 위에 다시 산화막, 질화막을 형성하고 필드영역의 질화막을 식각하여 식각된 부분에 이온주입하는 공정 ; 이어 필드산화막을 성장시키고 산화막, 질화막을 제거하는 공정 ; 상기 필드산화막과 기판에 걸쳐 에피막을 형성하고 P/R을 사용하여 필드산화막 위에 에피막을 제거하는 공정을 차례로 실시함을 특징으로 하는 반도체 소자 제조공정중의 세부리 형상 제거방법.
  2. 제1항에 있어서, 질화막을 측면 격리마스크 역할을 하게 함을 특징으로 하는 반도체 소자 제조공정중의 새부리 형상 제거방법.
  3. 제1항에 있어서, 필드산화막 형성후 질화막, 산화막 및 기판 식각시 상기 액티브 영역의 기판을 식각한 두께 이상으로 기판을 식각함을 특징으로 하는 반도체 소자 제조공정중의 새부리 형상 제거방법.
  4. 제1항에 있어서, 에피막은 기판과 같은 결정방향의 것을 사용함을 특징으로 하는 반도체 소자 제조공정중의 새부리 형상 제거방법.
  5. 제1항에 있어서, 액티브 영역의 기판은 2000-3000Å 식각함을 특징으로 하는 반도체 소자 제조공정중의 새부리 형상 제거방법.
  6. 제2항에 있어서, 측면 마스크용 질화막은 1500-3000Å 저압화학 기상 증착함을 특징으로 하는 반도체 소자 제조공정중의 새부리 형상.
KR1019900014384A 1990-09-12 1990-09-12 반도체소자 제조공정중의 새부리 형상 제거방법 KR930005236B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019900014384A KR930005236B1 (ko) 1990-09-12 1990-09-12 반도체소자 제조공정중의 새부리 형상 제거방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019900014384A KR930005236B1 (ko) 1990-09-12 1990-09-12 반도체소자 제조공정중의 새부리 형상 제거방법

Publications (2)

Publication Number Publication Date
KR920007149A KR920007149A (ko) 1992-04-28
KR930005236B1 true KR930005236B1 (ko) 1993-06-16

Family

ID=19303499

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900014384A KR930005236B1 (ko) 1990-09-12 1990-09-12 반도체소자 제조공정중의 새부리 형상 제거방법

Country Status (1)

Country Link
KR (1) KR930005236B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7368062B2 (en) * 2004-09-17 2008-05-06 Avago Technologies Fiber Ip Pte Ltd Method and apparatus for a low parasitic capacitance butt-joined passive waveguide connected to an active structure

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7368062B2 (en) * 2004-09-17 2008-05-06 Avago Technologies Fiber Ip Pte Ltd Method and apparatus for a low parasitic capacitance butt-joined passive waveguide connected to an active structure

Also Published As

Publication number Publication date
KR920007149A (ko) 1992-04-28

Similar Documents

Publication Publication Date Title
US5397732A (en) PBLOCOS with sandwiched thin silicon nitride layer
KR930011500B1 (ko) 반도체장치의 소자분리방법
KR930005236B1 (ko) 반도체소자 제조공정중의 새부리 형상 제거방법
KR100186514B1 (ko) 반도체 소자의 격리영역 형성방법
KR930005481B1 (ko) 반도체소자 제조방법
KR100198620B1 (ko) 트렌치를 이용한 소자 격리막 형성방법
KR930006131B1 (ko) 반도체장치의 소자격리방법
KR930004121B1 (ko) 바이폴라 소자의 메몰층 형성방법
KR960000373B1 (ko) 반도체 표면의 단차 형성방법
KR930010109B1 (ko) 반도체 소자의 격리영역 형성방법
JPH04151838A (ja) 半導体装置の製造方法
KR960014450B1 (ko) 반도체 소자 격리방법
KR0156150B1 (ko) 반도체소자 제조방법
KR100192540B1 (ko) 반도체 소자의 격리영역 형성방법
KR0167260B1 (ko) 반도체 소자의 격리구조 제조방법
KR960002069B1 (ko) 웨이퍼의 자동정렬을 위한 에피층 형성 방법
KR0157888B1 (ko) 반도체 장치의 소자분리방법
KR930010728B1 (ko) 필드산화막 형성방법
KR960009978B1 (ko) 반도체 장치의 필드산화막 형성 방법
KR920010757B1 (ko) 이중 로코스 공정에 의한 소자격리 방법
KR950012543B1 (ko) 반도체 소자의 필드 산화막 형성 방법
KR0140658B1 (ko) 고집적 반도체 소자의 소자간 분리막 제조 방법
KR100249167B1 (ko) 격리막 형성 방법
KR100256268B1 (ko) 반도체 소자의 분리막 형성 방법
KR0156149B1 (ko) 반도체 소자 격리영역 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050523

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee