KR100186514B1 - 반도체 소자의 격리영역 형성방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000002955 isolation Methods 0.000 title abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 238000000034 method Methods 0.000 claims abstract description 31
- 238000005530 etching Methods 0.000 claims abstract description 16
- 238000001039 wet etching Methods 0.000 claims abstract description 5
- 238000001312 dry etching Methods 0.000 claims abstract description 4
- 150000004767 nitrides Chemical class 0.000 claims description 30
- 230000000873 masking effect Effects 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 18
- 229910052710 silicon Inorganic materials 0.000 description 18
- 239000010703 silicon Substances 0.000 description 18
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 241000293849 Cordylanthus Species 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
본 발명은 반도체 소자에 관한 것으로 특히 소자 격리 구조에 적당하도록 한 반도체 소자의 격리영역 형성방법에 관한 것이다.
이를 위한 본 발명의 반도체 소자의 격리영역 형성방법은 기판상에 제 1 절연막과 제 2 절연막을 차례로 형성하고 상기 제 2 절연막을 선택적으로 제거하여 필드영역을 정의하는 공정과, 상기 제 2 절연막을 마스크로하여 상기 제 1 절연막을 습식식각하는 공정과, 상기 제 1 절연막이 식각되어 노출된 기판상에 제 3 절연막을 형성하는 공정과, 상기 제 2 절연막을 마스크로하여 상기 제 3 절연막을 건식식각하여 기판의 표면을 노출시키는 공정과, 상기 노출된 기판을 포함한 전면에 제 4 절연막을 형성하고 에치백하여 측벽 절연막을 형성하는 공정과, 상기 제 2 절연막과 측벽 절연막을 마스크로하여 노출된 기판을 식각하는 공정과, 상기 필드영역에 제 2 절연막과 측벽 절연막을 마스크로하여 필드 산화막을 형성하는 공정을 포함하여 형성함을 특징으로 한다.
Description
제 1 도 (a) -(f)는 종래의 반도체 소자의 격리영역 형성방법을 나타낸 공정단면도
제 2 도 (a) -(g)는 본 발명의 반도체 소자의 격리영역 형성방법을 나타낸 공정단면도
*도면의 주요부분에 대한 부호의 설명*
21: 실리콘 기판 22: 패드 산화막
23: 질화막 24: 감광막
25: 산화막 26: 측벽 절연막
27: 필드 산화막
[발명의 상세한 설명]
본 발명은 반도체 소자에 관한 것으로 특히, 반도체 소자간의 격리 특성을 향상시키는데 적당하도록 한 반도체 소자의 격리영역 형성방법에 관한 것이다.
일반적인 반도체 MOS(Metal Oxide Semiconductor)소자에 있어서, 고집적화를 가능케하는 여러 기술중에서도 단위소자와 단위소자를 분리하는 비활성영역(필드영역)을 최소화하기 위한 격리(Isolation)기술이 집적도를 향상시키는데 가장 중요한 기술이다.
반도체 소자에 사용되는 소자의 격리방법에는 LOCOS(LOCal Oxidation of Silicon), STI(Shallow Trench Isolation), SEG(Selective Epitaxial Growth)로 크게 나눌 수 있다.
이들중 LOCOS공정은 그 공정의 간편함과 우수한 재현성으로 인해 지속적으로 사용해 왔고, 향후 IG이상급까지 사용될 전망이다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 격리영역 형성방법을 설명하면 다음과 같다.
제 1 도 (a) - (f)는 종래의 반도체 소자의 격리영역의 형성방법을 나타낸 공정단면도이다.
먼저, 제 1 도(a)에서와 같이 실리콘 기판(11)상에 패드(Pad)산화막(12)과 질화막(13)을 차례로 형성한다.
이어서, 제 1 도 (b)에서와 같이 상기 질화막(13)상에 감광막(14)을 도포하여 노광 및 현상공정으로 필드영역에 해당하는 부분을 패터닝(Patterning)한 후, 상기 패터닝된 감광막(14)을 마스크로하여 상기 질화막(13)과 패드 산화막(12)을 차례로 식각하여 필드영역에 해당하는 상기 실리콘 기판(11)을 노출시킨다.
다음, 제 1 도 (c)에서와 같이 상기 감광막(14)을 제거하고, 상기 질화막(13)을 포함한 전면에 CVD(Chemical Vapour Deposition) 법으로 절연막(도면에 도시하지 않음)을 증착한 후, 에치백 (Etch Back)공정을 실시하여 질화막 측벽(15)을 형성한다.
이어서, 제 1 도(d)에서와 같이 상기 질화막(13)과 질화막 측벽(15)을 마스크로 하여 상기 실리콘 기판(11)의 필드 산화막영역이 형성될 부분을 이방성 건식식각을 행한다.
이어서, 제 1 도 (e)에서와 같이 체널스톱용 이온을 주입하고 열처리 공정을 실시하면 상기 패드 산화막(12)은 버드 빅 (Bird's Beak)현상이 일어나고, 필드 산화막(16)이 형성된다.
그리고 제 1 도 (f)에서와 같이 상기 잔존하는 질화막(13)과 패드 산화막(12)및 질화막 측벽(15)을 제거하여 상기 실리콘 기판(11)에 소자간의 격리를 위한 필드 산화막(16)을 형성한다.
그러나 종래의 반도체 소자의 격리영역 형성방법에는 다음과 같은 문제점이 있었다.
첫째, 실리콘 기판이 노출되도록 질화막과 패드 산화막 식각시 실리콘 기판까지 식각되지 않도록 컨트롤(Control)하기가 어렵다.
둘째, 필드 산화막이 엑티브영역으로 잠식하는 버드 빅(Bird's Beak) 현상이 일어나기 때문에 불균일한 필드 산화막을 형성한다.
본 발명은 이와 같은 문제점을 해결하기 위해 안출한 것으로 불균일 패드산화막을 형성하여 버드 빅을 줄이고 질화막의 스트레스를 감소시켜 소자간의 격리 특성을 향상시키는데 적당한 반도체 소자의 격리영역 형성방법을 제공하는 데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 격리영역 형성방법은 기판상에 제 1 절연막과 제 2 절연막을 차례로 형성하고 상기 제 2 절연막을 선택적으로 제거하여 필드영역을 정의하는 공정과, 상기 제 2 절연막을 마스크로하여 상기 제 1 절연막을 습식식각하는 공정과, 상기 제 1 절연막이 식각되어 노출된 기판상에 제 3 절연막을 형성하는 공정과, 상기 제 2 절연막을 마스크로하여 상기 제 3 절연막을 건식식각하여 기판의 표면을 노출시키는 공정과, 상기 노출된 기판을 포함한 전면에 제 4 절연막을 형성하고, 에치백하여 측벽 절연막을 형성하는 공정과, 상기 제 2 절연막과 측벽 절연막을 마스크로하여 노출된 기판을 식각하는 공정과, 상기 필드영역에 제 2 절연막과 측벽 절연막을 마스크로하여 필드 산화막을 형성하는 공정을 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 격리영역 형성방법을 상세히 설명하면 다음과 같다.
제 2 도 (a) -(g) 는 본 발명의 반도체 소자의 격리영역 형성방법을 나타낸 공정단면도이다.
먼저, 제 2도(a)에서와 같이 실리콘 기판(21)상에 패드 산화막(22)과 질화막(23)을 차례로 형성한다.
여기서 상기 패드 산화막(22)은 상기 실리콘 기판(21)과 질화막(23)사이에서 완충 역할을 하는 스트레스 릴리프 옥사이드(Stress Relief Oxide)층이다.
이때 상기 패드 산화막(22)의 두께는 100 -1000Å으로 형성하고, 상기 질화막(23)의 두께는 1000 -2500Å로 형성한다.
이어서, 제 2 도 (b)에서와 같이 상기 질화막(23)상에 감광막(24)을 도포하여 노광 및 현상공정으로 필드영역에 해당하는 부분을 패터닝한 후, 상기 패터닝된 감광막(24)을 마스크로하여 상기 질화막(23)을 선택적으로 제거하여 상기 패드 산화막(22)의 표면을 노출시키어 질화막 패턴(23a)을 형성한다.
다음, 제 2 도 (c)에서와 같이 상기 감광막(24)을 제거하고 상기 질화막 패턴(23a)을 마스크로 하여 상기 질화막 패턴(23a)하부에서 언더 컷(Under Cut)되도록 상기 패드 산화막(22)을 습식식각한다.
이때 상기 패드 산화막(22)습식식각시 횡방향으로 100 - 1000Å로 식각한다.
이어서, 제 2 도 (d)에서와 같이 상기 패드 산화막(22)이 식각공정으로 제거된 상기 실리콘 기판(21)의 표면에 산화막(25)을 형성한다.
이때, 상기 산화막(25)은 상기 패드 산화막(22)보다 얇게 형성한다.
이어 제 2 도 (e)에서와 같이 상기 질화막 패턴(23a)을 마스크로하여 상기산화막(25)을 건식식각하여 상기 실리콘 기판(21)의 표면을 노출시킨 후, 상기 실리콘 기판(21)의 전면에 절연막(도면에 도시하지 않음)을 증착하여 에치백 공정으로 상기 질화막 패턴(23a)과 산화막(25)의 양측면에 측벽 절연막(26)을 형성한다.
이때, 상기 산화막(25)을 식각하기전에 질화막 패턴(23a)의 양측면에 먼저, 측벽 절연막(26)을 형성하고, 상기 질화막 패턴(23a)과 측벽 절연막(26)을 마스크로 하여 상기 산화막(25)을 제거하여 상기 실리콘 기판(21)의 표면을 노출시킬 수 있다. 그리고 상기 측벽 절연막(26)의 두께는 0.25um 이하의 격리공간 확보시 100 -700Å으로 한다.
이어서, 제 2 도 (f)에서와 같이 상기 질화막 패턴(23a)과 측벽 절연막(26)을 마스크로하여 후 공정에서 형성될 필드 산화막의 영역을 정의하기 위하여 상기 실리콘 기판(21)을 리세스 식각(Recess Etch)으로 표면으로부터 소정깊이로 식각한다.
이때 상기 실리콘 기판(21)의 식각량은 0 - 1000Å로 한다.
그리고 제 2 도(g)에서와 같이 상기 질화막 패턴(23a)과 측벽 절연막(26)을 마스크로 하여 상기 실리콘 기판(21)의 전면에 필드 이온주입하고, 상기 필드 이온이 주입된 실리콘 기판(21)에 열처리 공정을 실시하여 필드산화막(27)을 형성하며, 상기 질화막 패턴(23a), 측벽 절연막(26), 패드 산화막(22), 산화막(25)을 제거하므로 반도체 소자의 격리영역을 형성한다.
이때 상기 필드 산화막(27)의 두께는 3000 - 5000Å로 한다.
또한 상기 필드 산화막(27)의 형성을 위한 열처리 온도는 1000 -1200℃로 한다
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 격리영역 형성방법은 불균일 패드 산화막을 사용함으로써 질화막의 스트레스를 줄일 수 있고, 엑티브 영역과 필드 산화막 영역의 프로파일을 개선할 수 있는 효과가 있다.
Claims (8)
- 기판상에 제 1 절연막과 제 2 절연막을 차례로 형성하고 제 2 절연막을 선택적으로 제거하여 필드영역을 정의하는 공정과 ,상기 제 2 절연막을 마스크로하여 상기 제 1 절연막을 습식식각하는 공정과,상기 제 1 절연막이 식각되어 노출된 기판상에 제 3 절연막을 형성하는 공정과,상기 제 2 절연막을 마스크로 하여 상기 제 3 절연막을 건식식각하여 기판의 표면을 노출시키는 공정과상기 노출된 기판을 포함한 전면에 제 4 절연막을 형성하고 에치백하여 측벽 절연막을 형성하는 공정과,상기 제 2 절연막과 측벽 절연막을 마스크로하여 노출된 기판을 식각하는 공정과,상기 필드영역에 제 2 절연막과 측벽 절연막을 마스크로하여 필드 산화막을 형성하는 공정을 포함하여 형성함을 특징으로 하는 반도체 소자의 격리영역 형성방법
- 제 1항에 있어서,상기 제 3절연막의 두께는 제 1 절연막의 두께보다 얇게 형성함을 특징으로 하는 반도체 소자의 격리영역 형성방법
- 제 1항에 있어서,상기 제 1, 제 3절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 격리영역 형성방법
- 제 1 항에 있어서,상기 제 2, 제 4 절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 격리영역 형성방법.
- 기판상에 제 1 절연막과 제 2 절연막을 차례로 형성하고 상기 제 2 절연막을 선택적으로 제거하여 필드영역을 정의하는 공정과,상기 제 2 절연막을 마스크로 하여 상기 제 1 절연막을 습식식각하는 공정과,상기 제 1 절연막이 식각되어 노출된 상기 기판상에 제 3 절연막을 형성하는 공정과,상기 기판의 전면에 제 4 절연막을 형성하고 에치백하여 상기 제 2 절연막의 양측면에 측벽 절연막을 형성하는 공정과,상기 제 2 절연막과 측벽 절연막을 마스크로하여 상기 제 3 절연막과 기판을 식각하는 공정과,상기 필드영역에 제 2 절연막과 측벽 절연막을 마스크로 하여 필드 산화막을 형성하는 공정을 포함하여 형성함을 특징으로 하는 반도체 소자의 격리영역 형성방법.
- 제 5항에 있어서.상기 제 3 절연막의 두께는 제 1 절연막의 두께보다 얇게 형성함을 특징으로 하는 반도체 소자의 격리영역 형성방법.
- 제 5 항에 있어서,상기 제 1, 제 3 절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 격리영역 형성방법.
- 제 5항에 있어서. 상기 제 2, 제 4 절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 격리영역 형성방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960020652A KR100186514B1 (ko) | 1996-06-10 | 1996-06-10 | 반도체 소자의 격리영역 형성방법 |
| CN97110895A CN1107975C (zh) | 1996-06-10 | 1997-05-08 | 半导体器件的隔离区的制造方法 |
| JP9152084A JPH1092806A (ja) | 1996-06-10 | 1997-06-10 | 半導体素子の分離領域形成方法 |
| US08/871,947 US5849626A (en) | 1996-06-10 | 1997-06-10 | Method for forming isolation region of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960020652A KR100186514B1 (ko) | 1996-06-10 | 1996-06-10 | 반도체 소자의 격리영역 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980006032A KR980006032A (ko) | 1998-03-30 |
| KR100186514B1 true KR100186514B1 (ko) | 1999-04-15 |
Family
ID=19461350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960020652A KR100186514B1 (ko) | 1996-06-10 | 1996-06-10 | 반도체 소자의 격리영역 형성방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5849626A (ko) |
| JP (1) | JPH1092806A (ko) |
| KR (1) | KR100186514B1 (ko) |
| CN (1) | CN1107975C (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010058339A (ko) * | 1999-12-27 | 2001-07-05 | 박종섭 | 반도체 소자의 소자분리막 형성방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100247939B1 (ko) * | 1997-09-08 | 2000-03-15 | 윤종용 | 화학기상증착에 의한 제2 패드산화막을 이용한 반도체장치의 소자분리방법 |
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| US6727161B2 (en) | 2000-02-16 | 2004-04-27 | Cypress Semiconductor Corp. | Isolation technology for submicron semiconductor devices |
| US6562676B1 (en) * | 2001-12-14 | 2003-05-13 | Advanced Micro Devices, Inc. | Method of forming differential spacers for individual optimization of n-channel and p-channel transistors |
| US6917093B2 (en) * | 2003-09-19 | 2005-07-12 | Texas Instruments Incorporated | Method to form shallow trench isolation with rounded upper corner for advanced semiconductor circuits |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4272308A (en) * | 1979-10-10 | 1981-06-09 | Varshney Ramesh C | Method of forming recessed isolation oxide layers |
| JPH02155234A (ja) * | 1988-12-07 | 1990-06-14 | Toshiba Corp | 半導体装置の製造方法 |
| US4965221A (en) * | 1989-03-15 | 1990-10-23 | Micron Technology, Inc. | Spacer isolation method for minimizing parasitic sidewall capacitance and creating fully recessed field oxide regions |
| JPH04127433A (ja) * | 1990-09-18 | 1992-04-28 | Sharp Corp | 半導体素子分離領域の形成方法 |
| JPH0897202A (ja) * | 1994-09-22 | 1996-04-12 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1996
- 1996-06-10 KR KR1019960020652A patent/KR100186514B1/ko not_active IP Right Cessation
-
1997
- 1997-05-08 CN CN97110895A patent/CN1107975C/zh not_active Expired - Fee Related
- 1997-06-10 US US08/871,947 patent/US5849626A/en not_active Expired - Fee Related
- 1997-06-10 JP JP9152084A patent/JPH1092806A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010058339A (ko) * | 1999-12-27 | 2001-07-05 | 박종섭 | 반도체 소자의 소자분리막 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1107975C (zh) | 2003-05-07 |
| KR980006032A (ko) | 1998-03-30 |
| CN1177207A (zh) | 1998-03-25 |
| US5849626A (en) | 1998-12-15 |
| JPH1092806A (ja) | 1998-04-10 |
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