JPH0897202A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0897202A
JPH0897202A JP6228402A JP22840294A JPH0897202A JP H0897202 A JPH0897202 A JP H0897202A JP 6228402 A JP6228402 A JP 6228402A JP 22840294 A JP22840294 A JP 22840294A JP H0897202 A JPH0897202 A JP H0897202A
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film
nitride film
oxide film
forming
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Kazuo Itabashi
和夫 板橋
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Fujitsu Ltd
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Abstract

(57)【要約】 【目的】 ＣＭＯＳプロセスとの整合性に優れ、安定し
て素子分離膜を形成できる半導体装置の製造方法を提供
する。 【構成】 半導体基板１０を酸化し、第１の酸化膜１２
を形成する第１の酸化膜形成工程と、第１の酸化膜１２
上に第１のシリコン窒化膜１４を堆積する第１のシリコ
ン窒化膜堆積工程と、第１のシリコン窒化膜１４をパタ
ーニングする第１のシリコン窒化膜パターニング工程
と、第１のシリコン窒化膜１４をマスクとして、第１の
酸化膜１２を等方的にエッチングする第１の酸化膜エッ
チング工程と、第１の酸化膜１２よりも薄い第２の酸化
膜１８を形成する第２の酸化膜形成工程と、少なくとも
第２の酸化膜１８上に第１のシリコン窒化膜１４よりも
酸化されやすい第２のシリコン窒化膜２０を堆積する第
２のシリコン窒化膜堆積工程と、素子分離膜２４を形成
する素子分離膜形成工程とを含む。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳデバイスの素
子分離方法に係わる半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、ＬＳＩ等における素子分離膜の形
成には、製造工程の簡便さ等から、ＬＯＣＯＳ（LOCal
Oxidation of Silicon）法が広く用いられてきた。ＬＯ
ＣＯＳ法による素子分離膜の形成方法は、まず、下地基
板を酸化してパッド酸化膜を形成し、その上部に、酸化
マスクとなるシリコン窒化膜を形成する。次いでリソグ
ラフィー工程及びエッチング工程により、素子領域にの
みシリコン窒化膜が残るようにパターニングする。シリ
コン窒化膜のパターンが形成された基板を酸化すると、
シリコン窒化膜の堆積された領域では酸化反応は起こら
ず、シリコン酸化膜が露出した領域のみが酸化されるこ
とになる。このようにして素子分離膜を選択的に形成す
ることができる。
【０００３】しかし、ＬＯＣＯＳ法では、シリコン窒化
膜のパターンのエッジから酸素がシリコン窒化膜の下に
拡散し、いわゆるバーズビークが形成されるため、結果
的に素子分離膜が素子領域に侵入し、素子の微細化にと
っての阻害要因の一つとなっている。従って、バーズビ
ーク長をできる限り抑えることが素子の微細化にとって
は望ましい。
【０００４】バーズビーク長は、主にパッド酸化膜厚、
シリコン窒化膜厚、素子分離膜厚等のプロセス条件に大
きく依存するが、バーズビークは、酸化によるシリコン
基板へのストレスを小さくする役割を担っているので、
一般にバーズビーク長を抑制することはシリコン基板へ
のストレスを増大させることになる。バーズビークを抑
えるには、パッド酸化膜厚を薄くし、シリコン窒化膜厚
を厚くすることが効果的である。しかし、パッド酸化膜
厚が極端に薄いと、シリコン窒化膜をパターニングする
際にシリコン窒化膜とパッド酸化膜との選択比を十分に
確保できないので、エッチングによりシリコン基板中に
ダメージが導入され、時には、エッチング装置等からの
金属汚染により接合リークが増大し、例えばＤＲＡＭの
リフレッシュ不良などの問題を引き起こす原因となる。
【０００５】これらの問題を抑制するために、改良ＬＯ
ＣＯＳ法が幾つか提案されている。その一つに、モトロ
ーラ社により提案されたナイトライドクラッドＬＯＣＯ
Ｓ（以下ＮＣＬ：Nitride-Clad LOCOS）法がある。図９
に、典型的なＮＣＬ法の製造フローを示す。まず、シリ
コン基板１０を酸化して第１の酸化膜１２を形成する。
次いで、第１のシリコン窒化膜１４を堆積してパターニ
ングする（図９（ａ））。ウェットエッチングにより第
１の酸化膜１２を除去した後に、第１の酸化膜１２より
薄い第２の酸化膜１８を形成する。次いで、第２のシリ
コン窒化膜２０を堆積し（図９（ｂ））、その状態で素
子分離膜２４を形成するための酸化を行う（図９
（ｃ））。最後に、第１のシリコン窒化膜１４、第２の
シリコン窒化膜２０、第１の酸化膜１２、第２の酸化膜
１８を除去する（図９（ｄ））。このようにして、ＮＣ
Ｌ法を用いることにより、バーズビークが短く、欠陥の
導入が少ない素子分離膜を形成することができる。
【０００６】ところで、ＣＭＯＳデバイスを形成するた
めのウェル形成技術としては、セルフアラインツインウ
ェル法が広く知られている。まず、シリコン基板１０上
にパッド酸化膜３２を形成し、パッド酸化膜３２上に酸
化マスクとなるシリコン窒化膜３４を堆積する。次い
で、リソグラフィー工程及びエッチング工程によりシリ
コン窒化膜３４をパターニングし、Ｎウェルの形成領域
のシリコン窒化膜を除去する。
【０００７】シリコン窒化膜３４のパターニング後、レ
ジスト３６とシリコン窒化膜３４をマスクとして、Ｎ型
の不純物をパッド酸化膜を通して注入する（図１０
（ａ））。レジスト３６を除去した後、シリコン窒化膜
３４をマスクとして酸化を行い、選択的に厚い酸化膜３
８を形成する。同時にＮ型不純物を基板内部に拡散する
（図１０（ｂ））。
【０００８】次いで、シリコン窒化膜３４を除去した後
にＰ型の不純物を注入する（図１０（ｃ））。このと
き、Ｎ形不純物を導入した領域上には厚い酸化膜３８が
形成されているので、Ｐ形不純物は注入されない。その
後、高温長時間の熱処理によりドライブイン拡散を行っ
た後、厚い酸化膜を除去することにより、Ｎウェル４０
とＰウェル４２からなるＣＭＯＳ用のツインウェルを形
成する（図１０（ｄ））。
【０００９】このようにしてツインウェルを形成した
後、ＬＯＣＯＳ工程などにより素子分離膜が形成されて
いた。他のツインウェルの形成方法としては、図１１に
示す方法がある。まず、シリコン基板１０上にパッド酸
化膜３２を形成し、パッド酸化膜３２上に酸化マスクと
なるシリコン窒化膜３４を堆積する。次いで、リソグラ
フィー工程及びエッチング工程によりシリコン窒化膜３
４をパターニングし、素子分離領域のシリコン窒化膜３
４を除去する（図１１（ａ））。
【００１０】レジストを除去した後、リソグラフィー工
程によりレジスト３６のパターニングを行い、Ｎウェル
の形成領域４４にＮ型の不純物を注入する。レジスト３
６を除去した後、リソグラフィー工程によりレジスト４
８のパターニングを行い、Ｐウェルの形成領域４６にＰ
型の不純物を注入する。レジスト４８を除去した後、高
温長時間の熱処理によりドライブイン拡散を行うと共
に、注入したＮ形不純物とＰ形不純物の活性化し、Ｎウ
ェル４０とＰウェル４２を形成する。
【００１１】この後、最初にパターニングしたシリコン
窒化膜３４をマスクとして酸化することにより、素子分
離膜が形成されていた。
【００１２】
【発明が解決しようとする課題】しかしながら、上記従
来のＮＣＬ法により素子分離膜を形成する半導体装置の
製造方法では、酸化されにくい第２のシリコン窒化膜上
から酸化を行い、素子分離膜を形成しなければならない
ので、高温の酸化が必要であるとともに、酸化膜厚が大
きくばらつくといった問題があった。
【００１３】また、ＮＣＬ法により素子分離膜を形成す
る半導体装置の製造方法において、セルフアラインツイ
ンウェル法を用いてツインウェルを形成すると、ウェル
の境界でグローバル段差５０が生じるため（図１０
（ｄ））、特にＮＣＬを適用しなくてはならないような
微細なデバイスでは、パターニングの際のリソフラフィ
ーにおいて焦点深度（ＤＯＦ）が減少し、微細なパター
ンの形成が困難であるといった問題があった。
【００１４】また、ウェルの境界の段差によってハレー
ションが発生し、パターンが変形するといった問題があ
った。また、素子分離領域のパターニング後にツインウ
ェルを形成する、従来の半導体装置の製造方法では、素
子分離膜の形成にＮＣＬ法を用いると、第１のシリコン
窒化膜の膜厚が約１４０ｎｍと厚いため、通常使用され
ているイオン注入装置の最大エネルギーである１８０ｋ
ｅＶ程度までのエネルギーでウェルイオン注入を行った
場合、第１のシリコン窒化膜の膜厚の変動によりシリコ
ン基板中に注入される不純物濃度が変化し、結果として
トランジスタの特性、特にＰチャネルトランジスタのし
きい値電圧が変動するといった問題があった。
【００１５】本発明の目的は、ＣＭＯＳプロセスとの整
合性に優れ、安定して素子分離膜を形成できる半導体装
置の製造方法を提供することにある。
【００１６】
【課題を解決するための手段】上記目的は、半導体基板
を酸化し、前記半導体基板上に第１の酸化膜を形成する
第１の酸化膜形成工程と、前記第１の酸化膜上に、素子
分離膜を形成する際のマスクとなる第１のシリコン窒化
膜を堆積する第１のシリコン窒化膜堆積工程と、前記第
１のシリコン窒化膜を、前記素子分離膜を形成するパタ
ーンにパターニングする第１のシリコン窒化膜パターニ
ング工程と、パターニングされた前記第１のシリコン窒
化膜をマスクとして、前記第１の酸化膜を等方的にエッ
チングする第１の酸化膜エッチング工程と、前記第１の
酸化膜をエッチングした前記半導体基板を酸化し、前記
第１の酸化膜よりも薄い第２の酸化膜を形成する第２の
酸化膜形成工程と、少なくとも前記第２の酸化膜上に、
前記第１のシリコン窒化膜よりも酸化されやすい第２の
シリコン窒化膜を堆積する第２のシリコン窒化膜堆積工
程と、前記第１のシリコン窒化膜をマスクとして、前記
第１のシリコン窒化膜が堆積されていない領域を酸化
し、前記素子分離膜を形成する素子分離膜形成工程とを
有することを特徴とする半導体装置の製造方法により達
成される。
【００１７】また、半導体基板を酸化し、前記半導体基
板上に第１の酸化膜を形成する第１の酸化膜形成工程
と、前記第１の酸化膜上に、素子分離膜を形成する際の
マスクとなる第１のシリコン窒化膜を堆積する第１のシ
リコン窒化膜堆積工程と、前記第１のシリコン窒化膜
を、前記素子分離膜を形成するパターンにパターニング
する第１のシリコン窒化膜パターニング工程と、パター
ニングされた前記第１のシリコン窒化膜をマスクとし
て、前記第１の酸化膜を等方的にエッチングする第１の
酸化膜エッチング工程と、前記第１の酸化膜をエッチン
グした前記半導体基板を酸化し、前記第１の酸化膜より
も薄い第２の酸化膜を形成する第２の酸化膜形成工程
と、少なくとも前記第２の酸化膜上に、第２のシリコン
窒化膜を堆積する第２のシリコン窒化膜堆積工程と、前
記素子分離膜を形成する領域に堆積された前記第２のシ
リコン窒化膜を除去する第２のシリコン窒化膜除去工程
と、前記第１のシリコン窒化膜をマスクとして、前記第
１のシリコン窒化膜が堆積されていない領域を酸化し、
前記素子分離膜を形成する素子分離膜形成工程とを有す
ることを特徴とする半導体装置の製造方法により達成さ
れる。
【００１８】また、上記の半導体装置の製造方法におい
て、前記第１の酸化膜の膜厚は約２０ｎｍ以下であり、
前記第１のシリコン窒化膜の膜厚は約１３０ｎｍ以下で
あることが望ましい。また、上記の半導体装置の製造方
法において、前記第１のシリコン窒化膜堆積工程では、
シリコン源としてＳｉＣｌ2Ｈ2ガスを用いた化学気相成
長法により、前記第１のシリコン窒化膜を堆積し、前記
第２のシリコン窒化膜堆積工程では、シリコン源として
ＳｉＣｌ3Ｈガスを用いた化学気相成長法により、前記
第２のシリコン窒化膜を堆積することが望ましい。
【００１９】また、上記の半導体装置の製造方法におい
て、前記第２のシリコン窒化膜堆積工程では、前記第１
のシリコン窒化膜堆積工程において前記第１のシリコン
窒化膜を堆積する温度よりも高い温度において、前記第
２のシリコン窒化膜を堆積することが望ましい。また、
上記の半導体装置の製造方法において、前記第１のシリ
コン窒化膜は、７５０℃より低い成膜温度で堆積し、前
記第２のシリコン窒化膜は、７５０℃より高い成膜温度
で堆積することが望ましい。
【００２０】また、上記の半導体装置の製造方法におい
て、前記素子分離膜は、９５０℃以上の温度での熱酸化
により形成することが望ましい。また、上記の半導体装
置の製造方法において、前記素子分離膜形成工程は、高
温短時間で酸化が可能な短時間高温酸化工程を含むこと
が望ましい。
【００２１】
【作用】本発明によれば、半導体基板上の第１の酸化膜
上に形成され、所定のパターンを有する第１のシリコン
窒化膜をマスクとして第１の酸化膜を等方的にエッチン
グ除去した後、第２の酸化膜と第２のシリコン窒化膜を
堆積し、熱酸化により第１のシリコン窒化膜が形成され
ていない領域に素子分離膜を形成する半導体装置の製造
方法において、第２のシリコン窒化膜が第１のシリコン
窒化膜よりも酸化されやすいシリコン窒化膜により形成
したので、第２のシリコン窒化膜上から酸化を行い素子
分離膜を形成する際に、膜厚のばらつきを低減すること
ができる。
【００２２】また、上記の半導体装置の製造方法におい
て、第２のシリコン窒化膜を堆積した後、第２のシリコ
ン窒化膜をエッチングすることにより、素子分離膜形成
領域のシリコン窒化膜を除去したので、従来のＮＣＬ法
よりも素子分離膜が形成されやすく、膜厚ばらつきを小
さく抑えることができる。また、上記の半導体装置の製
造方法において、第１の酸化膜の膜厚を約２０ｎｍ以下
に、第１のシリコン窒化膜の膜厚を約１３０ｎｍ以下に
設定すれば、ウェルを形成する際にこれらの絶縁膜を通
過してシリコン基板中にドーピングされる不純物の濃度
は、酸化膜や窒化膜の膜厚のばらつきに対して変動を小
さくすることができる。また、これによりトランジスタ
特性の変動を防止することができる。
【００２３】また、シリコン源としてＳｉＣｌ2Ｈ2ガス
を用いた化学気相成長法により第１のシリコン窒化膜を
堆積し、シリコン源としてＳｉＣｌ3Ｈガスを用いた化
学気相成長法により第２のシリコン窒化膜を堆積すれ
ば、第１のシリコン窒化膜よりも酸化されやすい第２の
シリコン窒化膜を堆積することができる。また、第２の
シリコン窒化膜堆積工程では、第１のシリコン窒化膜を
堆積する温度よりも低い温度において、第２のシリコン
窒化膜を堆積すれば、第１のシリコン窒化膜よりも酸化
されやすい第２のシリコン窒化膜を堆積することができ
る。
【００２４】また、第１のシリコン窒化膜は、７５０℃
より低い成膜温度で堆積し、第２のシリコン窒化膜は、
７５０℃より高い成膜温度で堆積すれば、第１のシリコ
ン窒化膜よりも酸化されやすい第２のシリコン窒化膜を
堆積することができる。また、素子分離膜を９５０℃以
上の温度で熱酸化により形成すれば、素子分離膜の膜厚
がばらつくことなく、第２のシリコン窒化膜上から酸化
を行うことができる。
【００２５】また、素子分離膜を形成する際の初期過程
において短時間酸化法を用いれば、容易に高温での酸化
を行うことができるので、酸化されにくい第２の窒化膜
を容易に酸化することができる。
【００２６】
【実施例】本発明の第１の実施例による半導体装置及び
その製造方法を図１乃至図６を用いて説明する。図１及
び図２は本発明の第１の実施例による半導体装置の製造
方法を説明する工程断面図、図３及び図４は本実施例の
第１の変形例による半導体装置の製造方法を説明する工
程断面図、図５及び図６は本実施例の第２の変形例によ
る半導体装置の製造方法を説明する工程断面図である。
【００２７】図１及び図２に示す半導体装置の製造方法
を説明する。まず、比抵抗１０Ω−ｃｍのＰ形（１０
０）シリコン基板１０を９５０℃のドライ雰囲気中で酸
化し、膜厚約１５ｎｍの第１の酸化膜１２を形成する。
次いで、第１の酸化膜１２上に、減圧ＣＶＤ法により膜
厚約１００ｎｍの第１のシリコン窒化膜１４を堆積す
る。なお、ソースガスにはジクロロシラン（ＳｉＣｌ2
Ｈ2）を用い、基板温度は７２５℃とした（図１
（ａ））。
【００２８】次いで、リソグラフィー工程によりレジス
トのパターニングを行い、素子分離領域に相当する場所
の第１のシリコン窒化膜１４を、ＣＨＦ3ガスを用いた
反応性イオンエッチング（ＲＩＥ）により除去する。本
実施例では、ウェルの形成前に素子分離膜形成のための
パターニングを行うので、シリコン基板１０表面にグロ
ーバル段差はなく、微細な素子分離パターンを有する半
導体装置においても、面内で均一にパターニングするこ
とができる（図１（ｂ））。
【００２９】レジストを除去した後、弗酸水溶液を用い
たウェットエッチングにより、パターニングされた第１
のシリコン窒化膜１４をマスクとして第１の酸化膜１２
を除去する。このとき、第１のシリコン窒化膜１４のエ
ッジ部分では、弗酸水溶液が窒化膜の下部に侵入して第
１の酸化膜１２がエッチングされるので、サイドエッチ
１６が生じる（図１（ｃ））。
【００３０】次いで、９５０℃のドライ雰囲気中で酸化
を行い、膜厚約５ｎｍの第２の酸化膜１８を形成する。
続いて、第２の酸化膜１８上に、減圧ＣＶＤ法により膜
厚約１０ｎｍの第２のシリコン窒化膜２０を堆積する。
なお、ソースガスにはトリクロロシラン（ＳｉＣｌ
3Ｈ）を用い、基板温度は７７５℃とした。ここで、Ｓ
ｉＣｌ3Ｈを用い、７５０℃以上の基板温度により形成
された第２のシリコン窒化膜は、ＳｉＣｌ2Ｈ2を用いて
７５０℃以下の温度で形成したシリコン窒化膜、例えば
第１のシリコン窒化膜と比較して膜が粗になる（図１
（ｄ））。
【００３１】次いで、リソグラフィー工程によりレジス
トのパターニングを行い、ウェルを形成する領域にイオ
ン注入を行う。Ｐウェルの領域であれば、例えばボロン
（Ｂ）イオンを１８０ｋｅＶのエネルギーにより１×１
０13ｃｍー2程度のドーズ量で、Ｎウェルの領域であれ
ば、例えばリン（Ｐ）イオンを１８０ｋｅＶのエネルギ
ーにより１×１０13ｃｍー2程度のドーズ量でイオン注入
する。
【００３２】この際、素子領域に注入される不純物は、
第１の酸化膜１２、第１のシリコン窒化膜１４、及び第
２のシリコン窒化膜２０を通過してシリコン基板１０内
にドーピングされるが、第１の酸化膜の膜厚を１５ｎ
ｍ、第１のシリコン窒化膜の膜厚を１００ｎｍと、従来
のＮＣＬ法の場合よりも膜厚を薄く設定したので、これ
らの絶縁膜を通過してシリコン基板１０中にドーピング
される不純物の濃度は、酸化膜や窒化膜の膜厚のばらつ
きに対して変動を小さくすることができる。なお、不純
物濃度の変動によって発生するトランジスタのしきい値
電圧等のばらつきを抑えるためには、第１の酸化膜の膜
厚は２０ｎｍ以下に、第１のシリコン窒化膜の膜厚は１
３０ｎｍ以下に設定することが望ましい。
【００３３】レジストを除去した後、１２００℃９０分
間の熱処理を窒素雰囲気中で行い、注入した不純物のド
ライブイン拡散を行う。これによりウェル２２が形成さ
れる（図２（ａ））。次いで、形成されたＰウェル領域
を露出するようにレジストのパターニングを行い、この
レジストをマスクとしてイオン注入を行う。例えば、Ｂ
イオンを２０ｋｅＶのエネルギーで、４×１０13ｃｍー2
程度のドーズ量でイオン注入する。このイオン注入によ
る不純物は、いわゆるチャネルストップ不純物となる
（図２（ｂ））。
【００３４】レジストを除去した後、１０００℃のウェ
ット雰囲気中にて酸化を行う。このとき、第２のシリコ
ン窒化膜２０は膜が粗で、耐酸化性が低いので酸化反応
が進行する。一方、第１のシリコン窒化膜１４は酸化マ
スクとして機能する。これにより、素子分離膜２４を選
択的に成長することができる（図２（ｃ））。従来のＮ
ＣＬ法により素子分離膜２４を形成する場合には、酸化
されにくい第２のシリコン窒化膜が第２のシリコン酸化
膜１８を覆っていたため、成膜時の第２のシリコン窒化
膜２０の膜厚ばらつきが素子分離膜２４の膜厚に影響を
与えた。しかし、本実施例では、膜が粗な第２のシリコ
ン窒化膜２０を用いたので、膜が酸化され易く、従来の
ＮＣＬ法よりも素子分離膜２４の膜厚ばらつきを小さく
抑えることができる。
【００３５】膜が粗で、耐酸化性が低い第２のシリコン
窒化膜２０は、成膜時のソースガスにＳｉＣｌ3Ｈを用
い、７５０℃以上の基板温度により成膜することが望ま
しい。また、第２のシリコン窒化膜２０は、耐酸化性が
低いとはいえ酸化されにくい物質であるので、第２のシ
リコン窒化膜２０の上部から酸化して素子分離膜を形成
するためには、酸化温度を９５０℃以上に設定すること
が望ましい。
【００３６】なお、第２のシリコン窒化膜として、膜が
粗なシリコン窒化膜を用いたが、第２のシリコン窒化膜
は第１の酸化膜１２を除去する際に発生したサイドエッ
チ１６部に埋め込まれ、サイドエッチ１６部の酸化レー
トを減少させるので、急峻なバーズビークプロファイル
を保持したままで上記の効果を得ることができる。この
ように、本実施例によれば、ＮＣＬを形成する半導体装
置の製造方法に比べて、第２のシリコン窒化膜が、第１
のシリコン窒化膜よりも酸化されやすいシリコン窒化膜
により形成したので、第２のシリコン窒化膜上から酸化
を行い素子分離膜を形成する際に、膜厚のばらつきを低
減することができる。
【００３７】また、第１の酸化膜の膜厚を約２０ｎｍ以
下に、第１のシリコン窒化膜の膜厚を約１３０ｎｍ以下
に設定すれば、ウェルを形成する際にこれらの絶縁膜を
通過してシリコン基板中にドーピングされる不純物の濃
度は、酸化膜や窒化膜の膜厚のばらつきに対して変動を
小さくすることができる。これにより、トランジスタ特
性の変動を防止することができる。
【００３８】なお、本実施例では、ウェット雰囲気中に
おいて９５０℃以上の温度で酸化を行い、素子分離膜を
形成したが、第２の窒化膜を酸化する初期過程で短時間
酸化（ＲＴＯ：Rapid Thermal Oxidation）を用いても
よい。これは、フィールド酸化の初期過程でＲＴＯを用
いれば、容易に高温での酸化を行うことができるので、
酸化されにくい第２の窒化膜を酸化する際に有効なため
である。製造プロセスに導入するには、ＲＴＯにより第
２の窒化膜を酸化した後に、通常の酸化を行えばよい。
【００３９】また、本実施例では、ウェルを形成するた
めのイオン注入工程及びドライブイン拡散工程は、第２
のシリコン窒化膜を形成した後に行ったが、図３及び図
４の工程断面図に示すように、第１のシリコン窒化膜を
パターニングした後に行ってもよい。それには、まず、
比抵抗１０Ω−ｃｍのＰ形（１００）シリコン基板１０
を９５０℃のドライ雰囲気中で酸化し、膜厚約１５ｎｍ
の第１の酸化膜１２を形成する。次いで、第１の酸化膜
１２上に、減圧ＣＶＤ法により膜厚約１００ｎｍの第１
のシリコン窒化膜１４を堆積する（図３（ａ））。
【００４０】次いで、リソグラフィー工程によりレジス
トのパターニングを行い、素子分離領域に相当する場所
の第１のシリコン窒化膜１４を、ＣＨＦ3ガスを用いた
ＲＩＥにより除去する（図３（ｂ））。次いで、リソグ
ラフィー工程によりレジストのパターニングを行い、ウ
ェルを形成する領域にイオン注入を行う。Ｐウェルの領
域であれば、例えばＢイオンを１８０ｋｅＶのエネルギ
ーにより１×１０13ｃｍー2程度のドーズ量で、Ｎウェル
の領域であれば、例えばＰイオンを１８０ｋｅＶのエネ
ルギーにより１×１０13ｃｍー2程度のドーズ量でイオン
注入する。
【００４１】レジストを除去した後、１２００℃９０分
間の熱処理を窒素雰囲気中で行い、注入した不純物のド
ライブイン拡散を行う。これによりウェル２２が形成さ
れる（図３（ｃ））。レジストを除去した後、弗酸水溶
液を用いたウェットエッチングにより、パターニングさ
れた第１のシリコン窒化膜１４をマスクとして第１の酸
化膜１２を除去する。このとき、第１のシリコン窒化膜
１４のエッジ部分では、弗酸水溶液が窒化膜の下部に侵
入して第１の酸化膜１２がエッチングされるので、サイ
ドエッチ１６が生じる（図３（ｄ））。
【００４２】次いで、９５０℃のドライ雰囲気中で酸化
を行い、膜厚約５ｎｍの第２の酸化膜１８を形成する。
続いて、第２の酸化膜１８上に、減圧ＣＶＤ法により膜
厚約１０ｎｍの第２のシリコン窒化膜２０を堆積する
（図４（ａ））。次いで、形成されたＰウェル領域を露
出するようにレジストのパターニングを行い、このレジ
ストをマスクとしてイオン注入を行う。例えば、Ｂイオ
ンを２０ｋｅＶのエネルギーで、４×１０13ｃｍー2程度
のドーズ量でイオン注入する。このイオン注入による不
純物は、いわゆるチャネルストップ不純物となる（図４
（ｂ））。
【００４３】レジストを除去した後、１０００℃のウェ
ット雰囲気中にて酸化を行う。このようにして、ウェル
及び素子分離膜２４を形成することができる（図４
（ｃ））。さらにまた、ウェルを形成するためのイオン
注入工程及びドライブイン拡散工程は、図５及び図６に
示すように、第１のシリコン窒化膜をパターニングした
後に行ってもよい。
【００４４】それには、まず、比抵抗１０Ω−ｃｍのＰ
形（１００）シリコン基板１０を９５０℃のドライ雰囲
気中で酸化し、膜厚約１５ｎｍの第１の酸化膜１２を形
成する。次いで、第１の酸化膜１２上に、減圧ＣＶＤ法
により膜厚約１００ｎｍの第１のシリコン窒化膜１４を
堆積する（図５（ａ））。次いで、リソグラフィー工程
によりレジストのパターニングを行い、素子分離領域に
相当する場所の第１のシリコン窒化膜１４を、ＣＨＦ3
ガスを用いたＲＩＥにより除去する（図５（ｂ））。
【００４５】次いで、リソグラフィー工程によりレジス
トのパターニングを行い、ウェルを形成する領域にイオ
ン注入を行う。Ｐウェルの領域であれば、例えばＢイオ
ンを１８０ｋｅＶのエネルギーにより１×１０13ｃｍー2
程度のドーズ量で、Ｎウェルの領域であれば、例えばＰ
イオンを１８０ｋｅＶのエネルギーにより１×１０13ｃ
ｍー2程度のドーズ量でイオン注入する。
【００４６】レジストを除去した後、１２００℃９０分
間の熱処理を窒素雰囲気中で行い、注入した不純物のド
ライブイン拡散を行う。これによりウェル２２が形成さ
れる（図５（ｃ））。次いで、形成されたＰウェル領域
を露出するようにレジストのパターニングを行い、この
レジストをマスクとしてイオン注入を行う。例えば、Ｂ
イオンを２０ｋｅＶのエネルギーで、４×１０13ｃｍー2
程度のドーズ量でイオン注入する。このイオン注入によ
る不純物は、いわゆるチャネルストップ不純物となる
（図５（ｄ））。
【００４７】レジストを除去した後、弗酸水溶液を用い
たウェットエッチングにより、パターニングされた第１
のシリコン窒化膜１４をマスクとして第１の酸化膜１２
を除去する。このとき、第１のシリコン窒化膜１４のエ
ッジ部分では、弗酸水溶液が窒化膜の下部に侵入して第
１の酸化膜１２がエッチングされるので、サイドエッチ
１６が生じる（図６（ａ））。
【００４８】次いで、９５０℃のドライ雰囲気中で酸化
を行い、膜厚約５ｎｍの第２の酸化膜１８を形成する。
続いて、第２の酸化膜１８上に、減圧ＣＶＤ法により膜
厚約１０ｎｍの第２のシリコン窒化膜２０を堆積する
（図６（ｂ））。レジストを除去した後、１０００℃の
ウェット雰囲気中にて酸化を行う。このようにして、ウ
ェルと素子分離膜２４を形成することができる（図６
（ｃ））。
【００４９】次に、本発明の第２の実施例による半導体
装置の製造方法を、図７及び図８を用いて説明する。図
７及び図８は本発明の第２の実施例による半導体装置の
製造方法を説明する工程断面図である。上記第１の実施
例では、第２のシリコン窒化膜として、膜が粗で、耐酸
化性が低いシリコン窒化膜を用いることにより、素子分
離膜膜厚のばらつきを抑えたが、本実施例では、素子分
離領域の第２のシリコン窒化膜を除去する半導体装置の
製造方法を提案する。
【００５０】まず、比抵抗１０Ω−ｃｍのＰ形（１０
０）シリコン基板１０を９５０℃のドライ雰囲気中で酸
化し、膜厚約１５ｎｍの第１の酸化膜１２を形成する。
次いで、第１の酸化膜１２上に、減圧ＣＶＤ法により膜
厚約１００ｎｍの第１のシリコン窒化膜１４を堆積す
る。なお、ソースガスにはＳｉＣｌ2Ｈ2を用い、基板温
度は７２５℃とした（図７（ａ））。
【００５１】次いで、リソグラフィー工程によりレジス
トのパターニングを行い、素子分離領域に相当する場所
の第１のシリコン窒化膜１４を、ＣＨＦ3ガスを用いた
ＲＩＥにより除去する。本実施例では、ウェルの形成前
に素子分離膜形成のためのパターニングを行うので、シ
リコン基板１０表面にグローバル段差はなく、微細なパ
ターンを有する半導体装置においてもＤＯＦが減少する
ことはない（図７（ｂ））。
【００５２】レジストを除去した後、弗酸水溶液を用い
たウェットエッチングにより、パターニングされた第１
のシリコン窒化膜１４をマスクとして第１の酸化膜１２
を除去する。このとき、第１のシリコン窒化膜１４のエ
ッジ部分では、弗酸水溶液が窒化膜の下部に侵入して第
１の酸化膜１２がエッチングされるので、サイドエッチ
１６が生じる（図７（ｃ））。
【００５３】次いで、９５０℃のドライ雰囲気中で酸化
を行い、膜厚約５ｎｍの第２の酸化膜１８を形成する。
続いて、第２の酸化膜１８上に、減圧ＣＶＤ法により膜
厚約１０ｎｍの第２のシリコン窒化膜２０を堆積する。
なお、ソースガスにはＳｉＣｌ3Ｈを用い、基板温度は
７７５℃とした（図７（ｄ））。次いで、素子分離領域
の第２のシリコン窒化膜２０を、燐酸を用いたウェット
エッチング、或いはＣＦ4ガスを用いたＲＩＥにより除
去する。この際、第１の酸化膜を除去したときに生じた
サイドエッチ１６部には、第２のシリコン窒化膜２０が
残留する（図８（ａ））。
【００５４】次いで、リソグラフィー工程によりレジス
トのパターニングを行い、ウェルを形成する領域にイオ
ン注入を行う。Ｐウェルの領域であれば、例えばＢイオ
ンを１８０ｋｅＶのエネルギーにより１×１０13ｃｍー2
程度のドーズ量で、Ｎウェルの領域であれば、例えばＰ
イオンを１８０ｋｅＶのエネルギーにより１×１０13ｃ
ｍー2程度のドーズ量でイオン注入する。
【００５５】この際、素子領域に注入される不純物は、
第１の酸化膜１２及び第１のシリコン窒化膜１４を通過
してシリコン基板１０内にドーピングされるが、第１の
酸化膜の膜厚を１５ｎｍ、第１のシリコン窒化膜の膜厚
を１００ｎｍと、従来のＮＣＬ法の場合よりも膜厚を薄
く設定したので、これらの絶縁膜を通過してシリコン基
板１０中にドーピングされる不純物の濃度は、酸化膜や
窒化膜の膜厚のばらつきに対して変動を小さくすること
ができる。
【００５６】レジストを除去した後、１２００℃９０分
間の熱処理を窒素雰囲気中で行い、注入した不純物のド
ライブイン拡散を行う。これによりウェル２２が形成さ
れる（図８（ｂ））。次いで、形成されたＰウェル領域
を露出するようにレジストのパターニングを行い、この
レジストをマスクとしてイオン注入を行う。例えば、Ｂ
イオンを２０ｋｅＶのエネルギーで、４×１０13ｃｍー2
程度のドーズ量でイオン注入する。このイオン注入によ
る不純物は、いわゆるチャネルストップ不純物となる
（図８（ｃ））。
【００５７】レジストを除去した後、１０００℃のウェ
ット雰囲気中にて酸化を行う。このとき、第１の実施例
とは異なり、素子分離領域には第２のシリコン窒化膜２
０がなく、素子領域には第１のシリコン窒化膜１４があ
るため、第１のシリコン窒化膜１４を酸化マスクとして
素子分離膜２４を選択的に成長することができる（図８
（ｄ））。従来のＮＣＬ法により素子分離膜２４を形成
する場合には、酸化されにくい第２のシリコン窒化膜２
０が第２のシリコン酸化膜１８を覆っていたため、成膜
時の第２のシリコン窒化膜２０の膜厚ばらつきが素子分
離膜２４の膜厚に影響を与えた。しかし、本実施例で
は、素子分離領域には第２のシリコン窒化膜２０は存在
しないので、従来のＮＣＬ法よりも素子分離膜２４の膜
厚ばらつきを小さく抑えることができる。
【００５８】なお、サイドエッチ１６部に埋め込まれた
第２のシリコン窒化膜２０は、サイドエッチ１６部の酸
化レートを減少させるので、急峻なバーズビークプロフ
ァイルを保持したままで上記の効果を得ることができ
る。このように、本実施例によれば、第２のシリコン窒
化膜を堆積後、素子分離膜形成領域の第２のシリコン窒
化膜をエッチング除去したので、素子分離膜を形成する
際に、第２のシリコン窒化膜の影響を受けずに均一に酸
化できるので、素子分離膜の膜厚ばらつきを減少するこ
とができる。
【００５９】なお、本実施例では、第２のシリコン窒化
膜２０として、第１のシリコン窒化膜１４よりも酸化さ
れやすい窒化膜を堆積したが、素子分離膜を形成する領
域では、後に第２のシリコン窒化膜２０を除去するの
で、本実施例による半導体装置の製造方法では、シリコ
ン窒化膜の膜質に限定されることはない。
【００６０】
【発明の効果】以上の通り、本発明によれば、半導体基
板上の第１の酸化膜上に形成され、所定のパターンを有
する第１のシリコン窒化膜をマスクとして第１の酸化膜
を等方的にエッチング除去した後、第２の酸化膜と第２
のシリコン窒化膜を堆積し、熱酸化により第１のシリコ
ン窒化膜が形成されていない領域に素子分離膜を形成す
る半導体装置の製造方法において、第２のシリコン窒化
膜が第１のシリコン窒化膜よりも酸化されやすいシリコ
ン窒化膜により形成したので、第２のシリコン窒化膜上
から酸化を行い素子分離膜を形成する際に、膜厚のばら
つきを低減することができる。
【００６１】また、上記の半導体装置の製造方法におい
て、第２のシリコン窒化膜を堆積した後、第２のシリコ
ン窒化膜をエッチングすることにより、素子分離膜形成
領域のシリコン窒化膜を除去したので、従来のＮＣＬ法
よりも素子分離膜が形成されやすく、膜厚ばらつきを小
さく抑えることができる。また、上記の半導体装置の製
造方法において、第１の酸化膜の膜厚を約２０ｎｍ以下
に、第１のシリコン窒化膜の膜厚を約１３０ｎｍ以下に
設定すれば、ウェルを形成する際にこれらの絶縁膜を通
過してシリコン基板中にドーピングされる不純物の濃度
は、酸化膜や窒化膜の膜厚のばらつきに対して変動を小
さくすることができる。また、これによりトランジスタ
特性の変動を防止することができる。
【００６２】また、シリコン源としてＳｉＣｌ2Ｈ2ガス
を用いた化学気相成長法により第１のシリコン窒化膜を
堆積し、シリコン源としてＳｉＣｌ3Ｈガスを用いた化
学気相成長法により第２のシリコン窒化膜を堆積すれ
ば、第１のシリコン窒化膜よりも酸化されやすい第２の
シリコン窒化膜を堆積することができる。また、第２の
シリコン窒化膜堆積工程では、第１のシリコン窒化膜を
堆積する温度よりも低い温度において、第２のシリコン
窒化膜を堆積すれば、第１のシリコン窒化膜よりも酸化
されやすい第２のシリコン窒化膜を堆積することができ
る。
【００６３】また、第１のシリコン窒化膜は、７５０℃
より低い成膜温度で堆積し、第２のシリコン窒化膜は、
７５０℃より高い成膜温度で堆積すれば、第１のシリコ
ン窒化膜よりも酸化されやすい第２のシリコン窒化膜を
堆積することができる。また、素子分離膜を９５０℃以
上の温度で熱酸化により形成すれば、素子分離膜の膜厚
がばらつくことなく、第２のシリコン窒化膜上から酸化
を行うことができる。
【００６４】また、素子分離膜を形成する際の初期過程
において短時間酸化法を用いれば、容易に高温での酸化
を行うことができるので、酸化されにくい第２の窒化膜
を容易に酸化することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例による半導体装置の製造
方法を説明する工程断面図（その１）である。
【図２】本発明の第１の実施例による半導体装置の製造
方法を説明する工程断面図（その２）である。
【図３】第１の実施例の第１の変形例による半導体装置
の製造方法を説明する工程断面図（その１）である。
【図４】第１の実施例の第１の変形例による半導体装置
の製造方法を説明する工程断面図（その２）である。
【図５】第１の実施例の第２の変形例による半導体装置
の製造方法を説明する工程断面図（その１）である。
【図６】第１の実施例の第２の変形例による半導体装置
の製造方法を説明する工程断面図（その２）である。
【図７】本発明の第２の実施例による半導体装置の製造
方法を説明する工程断面図（その１）である。
【図８】本発明の第２の実施例による半導体装置の製造
方法を説明する工程断面図（その２）である。
【図９】従来の素子分離膜の形成方法を示す工程断面図
である。
【図１０】従来のセルフアラインツインウェルの形成方
法を説明する工程断面図である。
【図１１】従来の他のツインウェルの形成方法を説明す
る工程断面図である。
【符号の説明】
１０…シリコン基板 １２…第１の酸化膜 １４…第１のシリコン窒化膜 １６…サイドエッチ １８…第２の酸化膜 ２０…第２のシリコン窒化膜 ２２…ウェル ２４…素子分離膜 ３２…パッド酸化膜 ３４…シリコン窒化膜 ３６…レジスト ３８…厚い酸化膜 ４０…Ｎウェル ４２…Ｐウェル ４４…Ｎウェルの形成領域 ４６…Ｐウェルの形成領域 ４８…レジスト ５０…グローバル段差
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/76 27/08 ３３１ Ａ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板を酸化し、前記半導体基板上
    に第１の酸化膜を形成する第１の酸化膜形成工程と、 前記第１の酸化膜上に、素子分離膜を形成する際のマス
    クとなる第１のシリコン窒化膜を堆積する第１のシリコ
    ン窒化膜堆積工程と、 前記第１のシリコン窒化膜を、前記素子分離膜を形成す
    るパターンにパターニングする第１のシリコン窒化膜パ
    ターニング工程と、 パターニングされた前記第１のシリコン窒化膜をマスク
    として、前記第１の酸化膜を等方的にエッチングする第
    １の酸化膜エッチング工程と、 前記第１の酸化膜をエッチングした前記半導体基板を酸
    化し、前記第１の酸化膜よりも薄い第２の酸化膜を形成
    する第２の酸化膜形成工程と、 少なくとも前記第２の酸化膜上に、前記第１のシリコン
    窒化膜よりも酸化されやすい第２のシリコン窒化膜を堆
    積する第２のシリコン窒化膜堆積工程と、 前記第１のシリコン窒化膜をマスクとして、前記第１の
    シリコン窒化膜が堆積されていない領域を酸化し、前記
    素子分離膜を形成する素子分離膜形成工程とを有するこ
    とを特徴とする半導体装置の製造方法。
  2. 【請求項２】 半導体基板を酸化し、前記半導体基板上
    に第１の酸化膜を形成する第１の酸化膜形成工程と、 前記第１の酸化膜上に、素子分離膜を形成する際のマス
    クとなる第１のシリコン窒化膜を堆積する第１のシリコ
    ン窒化膜堆積工程と、 前記第１のシリコン窒化膜を、前記素子分離膜を形成す
    るパターンにパターニングする第１のシリコン窒化膜パ
    ターニング工程と、 パターニングされた前記第１のシリコン窒化膜をマスク
    として、前記第１の酸化膜を等方的にエッチングする第
    １の酸化膜エッチング工程と、 前記第１の酸化膜をエッチングした前記半導体基板を酸
    化し、前記第１の酸化膜よりも薄い第２の酸化膜を形成
    する第２の酸化膜形成工程と、 少なくとも前記第２の酸化膜上に、第２のシリコン窒化
    膜を堆積する第２のシリコン窒化膜堆積工程と、 前記素子分離膜を形成する領域に堆積された前記第２の
    シリコン窒化膜を除去する第２のシリコン窒化膜除去工
    程と、 前記第１のシリコン窒化膜をマスクとして、前記第１の
    シリコン窒化膜が堆積されていない領域を酸化し、前記
    素子分離膜を形成する素子分離膜形成工程とを有するこ
    とを特徴とする半導体装置の製造方法。
  3. 【請求項３】 請求項１又は２記載の半導体装置の製造
    方法において、 前記第１の酸化膜の膜厚は約２０ｎｍ以下であり、 前記第１のシリコン窒化膜の膜厚は約１３０ｎｍ以下で
    あることを特徴とする半導体装置の製造方法。
  4. 【請求項４】 請求項１記載の半導体装置の製造方法に
    おいて、 前記第１のシリコン窒化膜堆積工程では、シリコン源と
    してＳｉＣｌ2Ｈ2ガスを用いた化学気相成長法により、
    前記第１のシリコン窒化膜を堆積し、 前記第２のシリコン窒化膜堆積工程では、シリコン源と
    してＳｉＣｌ3Ｈガスを用いた化学気相成長法により、
    前記第２のシリコン窒化膜を堆積することを特徴とする
    半導体装置の製造方法。
  5. 【請求項５】 請求項１記載の半導体装置の製造方法に
    おいて、 前記第２のシリコン窒化膜堆積工程では、前記第１のシ
    リコン窒化膜堆積工程において前記第１のシリコン窒化
    膜を堆積する温度よりも高い温度において、前記第２の
    シリコン窒化膜を堆積することを特徴とする半導体装置
    の製造方法。
  6. 【請求項６】 請求項５記載の半導体装置の製造方法に
    おいて、 前記第１のシリコン窒化膜は、７５０℃より低い成膜温
    度で堆積し、 前記第２のシリコン窒化膜は、７５０℃より高い成膜温
    度で堆積することを特徴とする半導体装置の製造方法。
  7. 【請求項７】 請求項１乃至６のいずれかに記載の半導
    体装置の製造方法において、 前記素子分離膜は、９５０℃以上の温度での熱酸化によ
    り形成することを特徴とする半導体装置の製造方法。
  8. 【請求項８】 請求項１乃至６のいずれかに記載の半導
    体装置の製造方法において、 前記素子分離膜形成工程は、高温短時間で酸化が可能な
    短時間酸化工程を含むことを特徴とする半導体装置の製
    造方法。
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