JP2008028403A - 第1の酸化物層および第2の酸化物層を形成するための方法 - Google Patents
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Abstract
【解決手段】濃くドープされたN+層上の半導体本体の表面領域上にかつゲート領域の表面上に初期の酸化物層(104)を形成するために半導体本体をはじめに酸化させることによって、EEPAL装置などのプログラマブル装置に適切な高品質のトンネル酸化膜が濃くドープされたN+層上の半導体本体の表面領域上に形成され、さらにゲート酸化膜がゲート領域上に形成される。次に、濃くドープされたN+層の上層の初期の酸化物層(104)の少なくとも一部分が取除かれる。初期の酸化膜の残りの部分の厚みを増しそれによってゲート酸化膜を形成するために、さらに濃くドープされたN+層上にトンネル酸化膜を形成するために、半導体本体は酸化に適切な環境にその後さらされる。半導体本体を窒素源に導入することによって、ある濃度の窒素がゲートおよびトンネル酸化膜両方に導入される。
【選択図】図1
Description
この発明は、半導体装置の製造に関し、より特定的には、半導体基板の表面上に高品質の酸化膜を達成するための方法に関する。
半導体装置の製造における高品質の酸化膜は非常に重要である。電気的に消去書込可能なプログラマブルアレイ論理(EEPAL)装置、電気的に消去書込可能な読出専用メモリ(EEPROM)、ダイナミックランダムアクセスメモリ(DRAM),また最近ではより高速のベーシックな論理機能、などの多くの広い範疇の市販される装置の商品価値は、高品質の非常に薄い酸化物層の再現可能性にかかっている。
Electrical Properties of Rapid Thermally Nitrided Thin Gate Oxide”)に述べられているように、単一のウェハRTA(RTP)ゲート処理もかなり進歩している。
T.オーミ(Ohmi)ら、「薄い酸化膜品質の表面微小粗さにおける依存性」」("Dependence of Thin Oxide Quality on Surface Micro-Roughness")、IEEE Transctions on Electron Devices、39巻、第3号、1992年3月 A.ジョウシ(Joshi)ら、「急速な熱によって窒化処理された薄いゲート酸化物の電気特性における急速熱再酸化の効果」("Effect of Rapid Reoxidixation on the Electrical Properties of Rapid Thermally Nitrided Thin Gate Oxide ")、IEEEE Transctions on Electron Devices、39巻、第4号、1992年4月
この発明の目的は非常に薄い酸化物層の品質を改良することである。
図1−6は、CMOS EEPAL処理の、Pウェル活性領域にゲートおよびトンネル酸化膜を形成するための処理ステップのシーケンスを示す断面図である。そのような図面は、あるCMOS EEPROMの処理などの他の同様な処理にも適用可能である。ゲート酸化膜は、Nチャネル MOSトランジスタを製造するために使用され、トンネル酸化膜は、EEPALセルエレメントに有効な構造を製造するために使用される。
P−ウェル内に後に製造されるべきMOSトランジスタの公称しきい値を設定するために、VTI注入162がその後全ウェハ上に注入される。これは好ましくは軽いホウ素注入であり、P−ウェル領域およびN−ウェル領域(図示せず)両方に何らかのマスキングフォトレジストを伴なうことなく与えられる(すなわち、「ブランケット注入」)。好ましい注入量は、25keVの注入エネルギで0.4ないし2.0×1012イオン/cm2である。N−ウェルに後で製造されるべきP−チャネルMOSトランジスタのしきい値を調整するために、別個のVTP注入(図示せず)がN−ウェル領域(図示せず)に注入される。これを達成するためには、フォトレジスト層が与えられ、P−ウェルを覆う一方でN−ウェルをさらすように規定され、N−ウェルへの注入が(典型的には25keVの注入エネルギで4×1011イオン/cm2の注入量で)行なわれ、さらにP−ウェルの上層のフォトレジストがその後取除かれる。
I. Gardner)、ヘンリー・ジム・フルフォード・ジュニア(Henry Jim Fulford, Jr.)
、およびジェイ・ジェイ・シートン(Jay J. Seaton)を発明者とする、平成5年10月28日に出願された「高品質の酸化膜を成長させるための方法」と題された同時係属中の、共通に譲渡された特願平6−204496内に議論されており、ここに全文を引用により援用する。結果として得られる構造が図4に示されており、上層の酸化膜がないP−ウェル活性領域表面142を示し、さらにN+層140の形成を示し、これは前のアニールステップの間に達成されたドライブインのために前の活性化されていないリン注入層120よりも深くかつ広い。さらに、活性化されていないVTI注入層180はアニールステップにより活性化され、結果としてVTI層224になる。
用され得る。示されているように、トンネル酸化は、酸化段階として進み、温度の下降が後に続き、その後窒素雰囲気中のRTPアニール(「急速熱処理」アニール、「RTAアニール」すなわち「急速熱アニール」とも呼ぶ)が後に続いて進行する。このシーケンスは典型的には名目上85Åの厚みを有するトンネル酸化膜220を製造する。
ルでは低温のO2は使用されない。
成するには上で議論したように酸化膜を成長させるのではなく堆積酸化膜のほうがおそらく有用であろう。
104 KOOI酸化膜
110 P−ウェル活性領域
Claims (33)
- 集積回路の製造工程において、第1の酸化物層を半導体本体の第1の表面領域上に形成するための方法、さらには第1の酸化物層の厚みより大きい第2の酸化物層を半導体本体の第2の表面領域上に形成するための方法であって、
半導体本体の第1および第2の表面領域上に初期の酸化物層を形成するステップと、
半導体本体の第1の表面領域上に置かれた領域の初期の酸化物層の少なくとも一部分を取除くステップと、
取除くステップに続いて、半導体本体を酸素を含む雰囲気にさらし、半導体本体の第1の表面領域の上方に置かれた第1の酸化物層を形成し、かつ第2の領域の上方に置かれた初期の酸化物層の厚みを増やしそのようにして第2の酸化物層を形成するさらすステップと、
前記さらすステップの開始に続いて、半導体本体を窒素源に導入し、第1および第2の酸化物層両方に窒素を導入するステップとを含み、
前記さらすステップは、酸素を含む雰囲気にあるときに前記半導体本体を700℃〜800℃の温度範囲に保つステップを含み、
前記さらすステップの前に、酸素ガスを含まない不活性雰囲気で前記半導体本体を昇温するステップをさらに含む、第1の酸化物層および第2の酸化物層を形成するための方法。 - 取除くステップは、第1の表面領域上方に置かれた領域内の初期の酸化膜の完全な除去を含み、そのようにして半導体本体の第1の表面領域をさらす、請求項1に記載の方法。
- 取除くステップは、第1の表面領域上方に置かれた領域内の初期の酸化膜の部分的な除去を含み、そのようにして形成ステップの完了の際よりもその厚みの少ない、初期の酸化膜の残りの部分を、半導体本体の第1の表面領域上方に置かれた状態のまま残す、請求項1に記載の方法。
- 取除くステップの後で、さらにさらすステップに先行して、半導体本体の第2の表面領域の上方に置かれた初期の酸化物層の厚みを増やすさらなるステップを含む、請求項1に記載の方法。
- 半導体本体の第2の表面領域の上方に堆積された初期の酸化物層は、さらすステップのすぐ前に、形成するステップの完了の際のその厚みと比べて実質的に変わらない厚みを有する、請求項1に記載の方法。
- 第1の表面領域の不純物濃度は第2の表面領域の不純物濃度よりも高い、請求項1に記載の方法。
- 導入するステップは、さらすステップに続いて、半導体本体を窒素を含む雰囲気下でアニーリングし、第1および第2の酸化膜両方に窒素を導入した表面層を形成するステップを含む、請求項1に記載の方法。
- アニーリングステップはRTPアニーリングステップを含み、さらすステップは炉成長ステップを含む、請求項7に記載の方法。
- アニールステップは、窒素を含めるために第1および第2の酸化物層をある厚さでLPCVDを用いて形成している間に半導体本体をアニールするLPCVDアニールステップを含み、さらすステップは炉成長ステップを含む、請求項7に記載の方法。
- LPCVDアニーリングステップは900℃ないし1050℃の範囲の温度で行なわれる、請求項9に記載の方法。
- LPCVDアニーリングステップは5torrないし30torrの範囲の圧力で行なわれる、請求項9に記載の方法。
- さらすステップおよび導入するステップに続いて、半導体本体をアニーリングするステップをさらに含む、請求項1に記載の方法。
- アニーリングステップはRTPアニーリングステップを含み、さらすステップは炉成長ステップを含む、請求項12に記載の方法。
- RTPアニーリングステップは、900℃ないし1050℃の範囲の温度で行なわれる、請求項13に記載の方法。
- 炉成長ステップは、700℃ないし950℃の範囲の温度で行なわれる、請求項13に記載の方法。
- 炉成長ステップは、800℃ないし850℃の範囲の温度で行なわれる、請求項13に記載の方法。
- アニーリングステップは、窒素を含めるために第1および第2の酸化物層をある厚さでLPCVDを用いて形成している間に半導体本体をアニールするLPCVDアニーリングステップを含み、さらすステップは、炉成長ステップを含む、請求項12に記載の方法。
- 導入するステップは、さらすステップと同時に行なわれ、酸素を含む雰囲気はさらすステップの少なくとも一部分の間に窒素源を含み、第1および第2の酸化膜両方の少なくとも一部分にある濃度の窒素を形成する、請求項1に記載の方法。
- さらすステップは、LPCVD露出ステップを含む、請求項18に記載の方法。
- 酸素を含む雰囲気は、2:1ないし10:1の範囲の比率を有するN2OおよびSiH4の混合物を含む、請求項19に記載の方法。
- LPCVD露出ステップは、100mTorrないし500mTorrの範囲の圧力で行なわれる、請求項19に記載の方法。
- LPCVD露出ステップは、700℃ないし850℃の範囲の温度にて行なわれる、請求項19に記載の方法。
- さらすステップはPECVD露出ステップを含む、請求項18に記載の方法。
- 酸素を含む雰囲気は、2:1ないし10:1の範囲の比率を有するN2OおよびSiH4の混合物を含む、請求項23に記載の方法。
- PECVD露出ステップは、2Torrないし30Torrの範囲の圧力で行なわれる、請求項23に記載の方法。
- PECVD露出ステップは、約25℃ないし400℃の範囲の温度で行なわれる、請求項23に記載の方法。
- PECVD露出ステップは、50Wないし500Wの範囲の電力レベルで行なわれる、請求項23に記載の方法。
- 酸素を含む雰囲気はさらすステップの少なくとも一部分の間にHClの供給源を含み、第1および第2の酸化膜両方の少なくとも一部分にある濃度の塩素を形成する、請求項1に記載の方法。
- 塩素を含まない第1および第2の酸化膜両方を形成するように、酸素を含む雰囲気がさらすステップの間にHClを含まない環境を含む、請求項1に記載の方法。
- 形成するステップは、LPCVD、PECVD、RTP、および炉酸化処理から成る群から選択された処理を含む、請求項1に記載の方法。
- さらすステップは、LPCVD、PECVD、RTP、および炉酸化処理からなる群から選択される処理を含む、請求項1に記載の方法。
- 導入するステップは、PECVD、RTP、および炉処理からなる群から選択された処理を含む、請求項1に記載の方法。
- 前記不活性雰囲気はアルゴン雰囲気である、請求項1に記載の方法。
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