JP3898770B2 - 高品質の酸化膜を成長させるための方法 - Google Patents

高品質の酸化膜を成長させるための方法 Download PDF

Info

Publication number
JP3898770B2
JP3898770B2 JP25064293A JP25064293A JP3898770B2 JP 3898770 B2 JP3898770 B2 JP 3898770B2 JP 25064293 A JP25064293 A JP 25064293A JP 25064293 A JP25064293 A JP 25064293A JP 3898770 B2 JP3898770 B2 JP 3898770B2
Authority
JP
Japan
Prior art keywords
oxide film
semiconductor body
region
oxide
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP25064293A
Other languages
English (en)
Other versions
JPH06196716A (ja
Inventor
マーク・アイ・ガードナー
ヘンリー・ジム・フルフォード・ジュニア
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JPH06196716A publication Critical patent/JPH06196716A/ja
Application granted granted Critical
Publication of JP3898770B2 publication Critical patent/JP3898770B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28211—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/981—Utilizing varying dielectric thickness

Description

【０００１】
【発明の背景】
この発明は、半導体装置の製造に関し、より特定的には半導体基板の表面からの質の高い酸化膜の成長に関する。
【０００２】
【関連技術の説明】
半導体装置の製造において高品質の酸化膜の重要性は強調しすぎることはない。電気的消去可能プログラマブル読出専用メモリ（ＥＥＰＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、およびより最近のものでは高速ベーシック論理機能等の多くの広範囲にわたる、市場に出ている装置が商業化されているのは、高品質で非常に薄い酸化物層の再現性による。
【０００３】
ゲート酸化膜の品質が大きく改良されたのは、改良された洗浄技術、ゲート酸化プロセスへのＨＣＬ／ＴＣＡの付加、ならびにより純度の高いガスおよび化学物質による。ＲＣＡ洗浄技術は、電子装置に関するＩＥＥＥ学会誌、３９巻、３号、１９９２年３月、Ｔ．オーミ（T.Ohmi）らによる「表面の微小な粗さに対する薄い酸化膜の品質の依存」（“Dependence of Thin Oxide Quality on Surface Micro-Roughness ”）に説明されている。他の技術は、ゲート酸化サイクルにおいて、ＨＣＬまたはＴＣＡを伴なう従来のＯ2 以外の異なるガス（ＮＨ3 、ＯＮＯ、ＷＥＴＯ2 ）機構を組入れている。電子装置に関するＩＥＥＥ学会誌、３９巻、４号、１９９２年４月、Ａ．ジョシ（A.Joshi ）らによる「急速熱窒化された薄いゲート酸化膜の電気的特性に対する急速熱再酸化の効果」（“Effect of Rapid Thermal Reoxidation on the Electrical Properties of Rapid Thermally Nitrided Thin-Gate Oxides ”）に説明されるように、単一ウェハＲＴＡゲート処理についてもかなりの前進があった。
【０００４】
これらの技術では、「ゲート酸化膜」をＭＯＳトランジスタのゲートにあるものとして言及しているが、通常いかなる薄い（通常３００Åを下回る）酸化膜にも当てはまる。ＥＥＰＲＯＭプロセス技術の「トンネル」酸化膜は非常に薄いゲート酸化膜であり（通常１００Åを下回る）、非常に高濃度にドープされたＮ＋領域上に成長するといういくぶん変わった要求を伴なう。高濃度にドープされた基板表面から成長した酸化膜は、ほとんどのＭＯＳトランジスタプロセスの場合にそうであるように、より低濃度にドープされた基板から成長したものよりも、一般に品質が劣ると考えられている。
【０００５】
あるプロセスでは、ゲートまたはトンネル酸化膜の成長に先立って、薄い酸化膜の品質とは直接関係のない目的のために、１つまたはそれ以上の犠牲酸化物層を成長させ、除去する。犠牲酸化物層は、種々の目的のために半導体処理において長年用いられてきた。これらは、ウェハから表面汚染物を除去するのに有用であるかもしれず、したがって多くの製造プロセスは酸化物層を成長させてその直後に除去することから始まる。ＬＯＣＯＳプロセスでの窒化物層の堆積前に酸化物層を成長させて用いるのと同様に、エッチストップは酸化物層を用いて効果的に形成されてもよい。酸化物層は窒化物除去のためのエッチストップを与える。窒化物とシリコン基板との間の酸化物層がなけば、窒化物を除去するために用いられるエッチャントはシリコン基板をも破損するだろう。
【０００６】
このような場合のいずれも、犠牲酸化膜には薄い酸化膜の品質とは直接関係のないはっきりした目的があり、通常これはその後除去される。通常このプロセスのシーケンスは不必要なステップを含まない、というのも不必要な各ステップが製造時間およびコストを増し、結果としてできる回路の歩留りを下げるおそれがあるからである。薄い酸化膜を形成する際には注意が払われているが、品質がさらに改良されることが望ましい。
【０００７】
【発明の概要】
この発明は有利に、犠牲酸化膜をアニールし、その後に成長する、ＥＥＰＲＯＭ装置のトンネル酸化膜を含む酸化膜の品質を改良する。
【０００８】
ある実施例において、犠牲酸化膜を成長させ、アニールし、次にエッチングによって表面から除去し、最終酸化膜を成長させる。ＥＥＰＲＯＭプロセスに関するある実施例において、ゲート酸化膜をエッチングによって除去する前にアニールし、その後ＥＥＰＲＯＭセルのためのトンネル酸化膜を成長させる。
【０００９】
【好ましい実施例の詳細な説明】
発明者らは、犠牲酸化膜をアニールし、次に除去することによって、その後に成長する薄い酸化膜の保全性が大きく改良できることを見い出した。犠牲酸化膜をアニールすると犠牲酸化膜下の基板表面の品質が向上する。このアニールされた犠牲酸化膜は除去されるが、基板表面の品質が改良されることによって、後で成長する酸化膜がかなり高品質になる。さらに、発明者らは、成長しアニールされ、エッチバックされて最終ゲート酸化膜に再酸化される最初のゲート酸化膜は、アニールするステップなしに処理されるよりも高い降伏電圧を示すことを見い出した。
【００１０】
図１−図７は、ＣＭＯＳ ＥＥＰＲＯＭプロセスのＰウェル活性領域でゲートおよびトンネル酸化膜を形成するための処理工程のシーケンスを示す断面図である。ゲート酸化膜はＮチャネルＭＯＳトランジスタを製造するために用いられ、トンネル酸化膜はＥＥＰＲＯＭセル素子にとって有用な構造を製造するために用いられる。
【００１１】
図１を参照すると、Ｐウェルフィールド酸化膜１０２がＬＯＣＯＳプロセスを用いて基板１００上に形成される。Ｐウェルフィールド酸化膜１０２は、フィールド酸化膜１０２の間のＰウェル活性領域１１０を規定する。次にＫＯＯＩ酸化膜１０４を水蒸気酸化雰囲気において約３００Åの厚さまで成長させる。ＫＯＯＩ酸化膜の成長およびその後の除去は、先のフィールド酸化の間に活性領域周辺のＬＯＣＯＳエッジにできる残りの窒化物のＫＯＯＩリボンを除去するための周知の手順による。（水蒸気酸化雰囲気で窒化シリコンはアンモニアおよび二酸化シリコンに分解する。アンモニアはフィールド酸化膜を通ってシリコン表面に達するまで拡散し、そこで反応して窒化シリコンを形成し、活性領域のエッジのあたりでシリコン／二酸化シリコンインタフェースに窒化物のリボンを残す。）フォトレジストが次に設けられ、Ｐウェル活性領域１１０上のＫＯＯＩ酸化膜１０４の一部を露出するフォトレジスト層１０６を形成するように規定される。
【００１２】
次に、リン１０８が露出したＫＯＯＩ酸化膜を通って、この実施例のＥＥＰＲＯＭプロセスのためのＰウェル活性領域１１０における基板１００に注入される。基板の他の領域はフォトレジスト層１０６によってマスクされる。フォトレジスト層１０６は除去され、表面はＲＣＡ洗浄工程によってアニールするために準備され、図２に示される構造となる。リン注入物層１２０がリンの注入物１０８の多いドーズ量によって作製されている。リンの注入物１０８に露出されたＫＯＯＩ酸化膜が注入によって損傷されたので、ＲＣＡ洗浄工程で注入による損傷を受けたＫＯＯ酸化膜のある部分をエッチングし、結果としてエッチングされたＫＯＯＩ酸化膜１２２はリン注入物層１２０上の領域において約１００Åの厚さとなる。先にフォトレジスト層１０６によって保護され、したがってリンの注入物１０８による損傷を受けていないＫＯＯＩ酸化膜１０４は、実質的にエッチングされず、３００Åの厚さである。
【００１３】
次にアニール動作が行なわれ、リン注入物層１２０を基板１００内に再分布させ、それによってリンの表面濃度を下げ、かつリンの注入物を活性化させて、それによりＰウェルにおいてＮ＋層を形成する。次に、短い酸化物のエッチングによって、ゲート酸化に備えてＰウェルの表面から残りのＫＯＯＩ酸化膜１０４およびエッチングされたＫＯＯＩ酸化膜１２２を除去する。このゲート酸化前のエッチングステップは、１０：１のＨＦに１．７分間浸漬することにより行なわれる。結果としてできる構造は図３に示され、Ｐウェル活性領域表面１４２に重なる酸化膜がないことを表し、先のアニールするステップの間に達成されたドライブインによる、先の活性化されないリンの注入物層１２０よりも深くて広いＮ＋領域１４０の形成をさらに示す。
【００１４】
次に、ゲート酸化膜がＰウェル活性領域１１０上に形成される。これはドライ酸化雰囲気において成長し、結果として図４の構造となる。ゲート酸化膜１６０は約２２５Åの厚さである。ゲート酸化サイクルの終了時に、高温を施しながら酸化炉内の周囲のガスを不活性の（たとえばアルゴン）アニールする雰囲気に変えることによってその場所でのアニールが行なわれる。次にＶTI注入物１６２がウェハ全体に注入され、Ｐウェルで後に製造されるべきＭＯＳトランジスタの公称しきい値を設定する。これはＰウェル領域およびＮウェル領域（図示せず）の両方にフォトレジストでマスクしないで施される（すなわち「ブランケット注入」）低濃度の硼素の注入物である。別個のＶTP注入物（図示せず）がＮウェル領域（図示せず）に注入され、Ｎウェルで後に製造されるべきＰチャネルＭＯＳトランジスタのしきい値を調整する。これを達成するために、フォトレジスト層が設けられ、Ｎウェルを露出しながらＰウェルを覆うように規定され、Ｎウェルへの注入が行なわれ、Ｐウェルに重なるフォトレジストが除去される。
【００１５】
図示されるＰウェルに影響を与えるプロセスシーケンスを続けて、フォトレジスト層が施され、Ｎ＋層１４０上のゲート酸化膜１６０を露出するように規定され、露出されたゲート酸化膜を除去するエッチングステップがそれに続く。このトンネル開口エッチングは、０．２分間緩衝液で処理された酸化物エッチャントに浸漬することからなり、２２５Åのゲート酸化膜を除去してＮ＋層１４０上の基板表面を露出する。結果としてできる構造は図５に示され、トンネル開口エッチングによって露出されたＮ＋表面１８４を示す。フォトレジスト層１８２はトンネル開口を規定し、Ｎ＋層１４０に重ならないゲート酸化膜１６０の残りを保護する。まだ活性化されていないＶTI注入物層１８０がゲート酸化膜１６０の下に示される。ＶTI注入物層１８０は、Ｎ＋層１４０のドーピング密度がＶTI注入物層１８０よりもかなり大きいために、Ｎ＋層１４０に延在するようには示されていない。
【００１６】
次にフォトレジスト層１８２が除去され、さらにエッチング動作が行なわれてゲート酸化膜１６０の厚さを２２５Åから約１４０Åに減じる。これは５０秒間の５０：１のＨＦに浸漬することにより達成され、図６に示される構造となる。エッチングされたゲート酸化膜２００は約１４０Åの厚さである。この５０秒間の浸漬はまた、ゲート酸化膜１６０のエッチングの後にＮ＋表面１８４上に形成されたいかなる自然酸化膜をも除去する役割も果たす。
【００１７】
最後に、酸化ステップで、Ｎ＋層１４０上のＮ＋表面１８４から酸化膜を成長させ、かつ既存のエッチングされたゲート酸化膜２００の厚さを増す。図７を参照すると、トンネル酸化膜２２０は公称８７Åの厚さであり、一方再酸化されたゲート酸化膜２２２はここでは公称１８０Åの厚さである。活性化されていなかったＶTI注入物層１８０はトンネル酸化ステップによって活性化されており、結果としてＶTI層２２４となる。
【００１８】
このステップに続き、ポリシリコン層が堆積され、ドープされ、種々の周知のプロセスのうちのいずれかに従って、トランジスタ、金属配線および他の特徴を形成するように規定される。特に、ポリシリコンはトンネル酸化膜２２０上に堆積されて、トンネル酸化膜２２０にわたる電界が十分に高ければ、トンネル酸化膜２２０を介して電流を流すＥＥＰＲＯＭセルに有用な構造を形成する。酸化膜の質は、ポリシリコン層が有用な構造にパターン化された直後に測定され得る。
【００１９】
発明者らは、ゲート酸化膜をアニールすることによって後で成長するトンネル酸化膜の質を大きく改良することを見い出した。トンネル酸化膜の質に対する量的効果を調べるために、図１−図７の処理フローを用いて製造されたウェハを使用して研究が行なわれた。図８はゲート酸化膜を成長させるのに用いられる酸化サイクルの概要を含む。示されるように、ゲート酸化は３段階の酸化サイクルとして進み、ＨＣｌゲッタリングが第１および第２段階の間、ならびに第２および第３段階の間に行なわれる。この手順は、存在し得るいかなる移動し易いイオン電荷をもゲッタリングする十分高いＨＣｌ濃度をゲート酸化膜の本体内に与えながら、ＨＣｌをシリコンおよびポリシリコンのインタフェースの両方に近づけない。ＨＣｌがシリコンまたはポリシリコンのインタフェースのいずれに接触しても、そのインタフェースの表面を劣化し、同様にその表面に接触するいずれの酸化物も劣化する。酸化の第３段階の後、アニールが行なわれ、その後傾斜降温が起こる。研究されたゲート酸化膜アニールマトリックスの概要は図９に示される。ベースラインゲートプロセスは、ゲート酸化サイクルが完了した後のアニールは含まない。この研究は最高３０分までのアニール時間で９００℃から１０００℃のゲート成長後のアニール温度を調べた。
【００２０】
Ｐウェル表面から成長したトンネル酸化膜の品質に対するゲート酸化膜アニールステップの効果を定めるために、エッジＱＢＤおよび表面ＱＢＤの両方の測定がトンネル酸化膜を用いる構造上で行なわれた。ＱＢＤ（「電荷−降伏」（“charge-to-breakdown ”））は酸化物層の時間依存降伏特性の尺度である。これは被テスト酸化物に定電流を流す（ファウラー−ノルドハイムトンネル（Fowler-Nordheim tunneling ）を介して導通する）ことによって測定され、酸化物が電気的に降伏する時間を記録する。降伏は酸化物内の電荷のトラップによって起こり、それによって酸化物にかかる電界は、酸化物がもはや誘導電圧に耐えられなくなるまで徐々に上昇する。より高い品質の酸化物がある時間にトラップする電荷はより少ないので、したがって降伏するにはより長くかかるであろう。強制電流に測定された降伏にかかる時間を乗じた数学的積は、降伏に先立って酸化物を通る全電荷に対応する電荷値を与える。より高いＱＢＤ値はより高い質の酸化物を反映している。
【００２１】
研究されたＱＢＤテスト構造は、ゲート酸化膜領域において３７０のトンネル開口カットを含むある構造（ＳＵＲＦＡＣＥ ＱＢＤ構造）を含んだ。すべてのトンネル開口カットはゲート酸化膜の大きな領域内にあるので、ＬＯＣＯＳエッジは各々１．２×１．２μｍ2 である３７０の個々のトンネル開口カットには達しないであろう。これにより、ＳＵＲＦＡＣＥ ＱＢＤ構造は酸化物の品質に対して表面の品質のみが有する影響力を調べるにあたって非常に価値あるものとなる。
【００２２】
第２のＱＢＤ構造は、ＬＯＣＯＳエッジおよび表面を併せての影響を調べるために用いられた（ＢＵＬＫ構造）。ＢＵＬＫ構造は、ＬＯＣＯＳエッジによって囲まれる６２．５×１００μｍ2 のトンネル酸化膜の領域からなる。２つの異なる構造を用いることによって、酸化物の質が表面またはＬＯＣＯＳエッジによってより改良されたかどうかを見分けることができる。
【００２３】
アニール温度およびアニール時間の両方がゲート酸化膜の成長終了後に増加するとＱＢＤが大きく改良されることが認められた（図１０参照）。ＳＵＲＦＡＣＥ ＱＢＤは、０アニール時間、９００℃で８．５３ｃｏｕｌ／ｃｍ2 （データ点３００）から、アニール時間３０分、１０００℃で１４．８１ｃｏｕｌ／ｃｍ2 （データ点３１０）まで増加し、これは７４％の改良である。全体的に、増加したアニール時間およびその温度での時間の両方がＳＵＲＦＡＣＥ ＱＢＤ特性の改良に大きく寄与している。図１１を参照すると、ＢＵＬＫ ＱＢＤ（表面＋ＬＯＣＯＳエッジ）の分析もまた、５．８５ｃｏｕｌ／ｃｍ2 （データ点４００）から９．７４ｃｏｕｌ／ｃｍ2 （データ点４１０）まで上昇したことを示し、アニールマトリックスで調べられた範囲の間で６６％の増加を表わす。ＢＵＬＫおよびＳＵＲＦＥＣＥ ＱＢＤ構造の両方がほぼ同じ増加を示しているので、このことはトンネル酸化膜の品質の改良は主にシリコン表面のみに負っていることを意味する。これは、ＢＵＬＫ ＱＢＤ構造が表面およびエッジ成分の両方を含み、かつＳＵＲＦＡＣＥ ＱＢＤ構造がシリコン表面成分のみを含むために起こる。その場でのアニールプロセスでのＢＵＬＫ ＱＢＤおよびＳＵＲＦＡＣＥＱＢＤがほぼ同様に改良されることは、ＬＯＣＯＳ ＥＤＧＥが酸化物の品質の上昇の主な原因でなかったことを表わす。
【００２４】
ＢＵＬＫ ＱＢＤパラメータはその場でのアニールプロセスにおいてアニール温度および時間の両方の一次関数であることが認められた。ゲートアニール時間およびゲートアニール温度における線形入力変数が用いられたときに、ＢＵＬＫＱＢＤのモデリングは非常にうまくいった（ｒの二乗＝０．９６）。結果として生じる式
【００２５】
【数１】
Figure 0003898770
【００２６】
が図１２にプロットされ、これよりアニール温度およびアニール時間のいずれの組合わせから結果として生じるＢＵＬＫ ＱＢＤも予測できる。
【００２７】
最初にトンネル酸化膜領域で成長させたゲート酸化膜は犠牲酸化膜としてのみ働くことに留意することが重要である。したがって、認められたトンネル酸化膜の改良は表面効果のみによるものである、というのはトンネル酸化膜領域における２２５Åの最初のゲート酸化膜１６０はトンネル酸化に先立って完全に除去されるからである。
【００２８】
発明者らは、ゲート酸化膜アニールステップを加えることによって、再酸化されるが犠牲的に除去されないゲート酸化膜の品質を改良することをも見い出した。図７を参照すると、再酸化されたゲート酸化膜２２２を用いて製造されたＮチャネルトランジスタは、最初のゲート酸化膜１６０の成長後に（図４参照）アニールされるとゲート酸化膜降伏電圧における改良を示す。図１３の分析は、再酸化されたゲート酸化膜（図７の参照番号２２２）のＢＶOXが、アニール条件を０分以内で９００°Ｃのアニールから３０分以内で１０００℃のアニールに変えることによって（最終ゲート酸化膜の厚さ＝１８０Å）１．４ボルトだけ上昇したことを示す。すべてのＢＶOX構造（すなわちＮウェルおよびＰウェルＢＶOX、Ｐ−Ｓ／Ｄ ＥＤＧＥ ＢＶOX、およびＮ−Ｓ／Ｄ ＥＤＧＥ ＢＶOX）は、アニールステップをゲート酸化膜に加えることによって１．０ボルト以上の改良を示した。
【００２９】
出願人らは、ゲート酸化膜アニールステップの結果としてのトンネル酸化膜およびゲート酸化膜の両方の質の改良は、アニールによるゲート酸化膜下の半導体表面の改良によると考える。図１０および１１のデータが示すように、これはエッジに関連する効果とは考えられない。この表面の改良には２つの要因が寄与していると考えられる。第１に、最初のゲート酸化膜下のインタフェースの滑らかさがアニールステップによって高められるかもしれない。第２に、シリコン／酸化膜インタフェースでの界面電荷がアニールステップによって最小にされるかもしれない。いずれの場合にせよ、後に成長する酸化膜または同じ酸化膜の再酸化は結果として実質的により高い品質の酸化膜となる。
【００３０】
説明したその場での処理の技術は、酸化膜の質を改良するためのポリシリコン堆積に先立ついかなる酸化サイクルをも広範囲に含む。この技術はあらゆるＭＯＳプロセス技術に対して大いに応用できる可能性がある。
【００３１】
上述の説明はＣＭＯＳ技術で製造されたＥＥＰＲＯＭ技術に言及しているが、この開示の教示は薄い酸化膜を取入れる他の半導体処理技術に有利に応用できる。たとえば、非常に薄い酸化膜誘電体で製造されるコンデンサを必要とするＤＲＡＭプロセスはこれらの教示から大きく恩恵を受ける。
【００３２】
この発明は上述の実施例に関して説明されたが、この発明はこれらの実施例に必ずしも限定されない。たとえば、この発明は何らかの特定のトランジスタプロセス技術に必ずしも限定されない。さらに、ある処理ステップにおいて変更が行なわれてもよい。たとえば、ここに開示される１０００℃よりもさらに高い温度に単一ウェハＲＴＡをアニールしても、酸化物の品質においてこれまでに達成したものを上回らないにしても同様の量的な改良を達成すると考えられる。このような温度は、炉の熱量から起こる過度の拡散作用なしには炉管では達成され得ず、管がこのような温度に達するのには長い時間がかかる。さらに、ゲート酸化膜は従来はドライ酸化雰囲気で成長させ、ここに開示される実験でもそのように成長させたが、ここで開示される技術はウエット酸化雰囲気で成長したゲート酸化膜にも有利であると考えられる。したがって、ここで説明される以外の実施例、変更、および改良は、前掲の特許請求の範囲によって規定される発明の範囲から必ずしも除外されない。
【図面の簡単な説明】
【図１】ＣＭＯＳ ＥＥＰＲＯＭプロセスのＰウェル活性領域においてゲートおよびトンネル酸化膜を形成するための処理工程のシーケンスを示す断面図である。
【図２】ＣＭＯＳ ＥＥＰＲＯＭプロセスのＰウェル活性領域においてゲートおよびトンネル酸化膜を形成するための処理工程のシーケンスを示す断面図である。
【図３】ＣＭＯＳ ＥＥＰＲＯＭプロセスのＰウェル活性領域においてゲートおよびトンネル酸化膜を形成するための処理工程のシーケンスを示す断面図である。
【図４】ＣＭＯＳ ＥＥＰＲＯＭプロセスのＰウェル活性領域においてゲートおよびトンネル酸化膜を形成するための処理工程のシーケンスを示す断面図である。
【図５】ＣＭＯＳ ＥＥＰＲＯＭプロセスのＰウェル活性領域においてゲートおよびトンネル酸化膜を形成するための処理工程のシーケンスを示す断面図である。
【図６】ＣＭＯＳ ＥＥＰＲＯＭプロセスのＰウェル活性領域においてゲートおよびトンネル酸化膜を形成するための処理工程のシーケンスを示す断面図である。
【図７】ＣＭＯＳ ＥＥＰＲＯＭプロセスのＰウェル活性領域においてゲートおよびトンネル酸化膜を形成するための処理工程のシーケンスを示す断面図である。
【図８】図１−７のプロセスに関するゲート酸化サイクルを示す表の図である。
【図９】後に成長するトンネル酸化膜の品質に対するゲート酸化膜アニール条件の影響を調べるために用いられるゲート酸化膜アニールマトリックスを示す表の図である。
【図１０】図９のゲート酸化膜アニールマトリックスで概説される種々の条件に関する表面ＱＢＤ測定をプロットするチャート図である。
【図１１】図９のゲート酸化膜アニールマトリックスで概説される種々の条件に関するバルクＱＢＤ測定をプロットするチャート図である。
【図１２】バルクＱＢＤ対アニール温度およびアニール時間の実験的に適合された線形モデルをプロットするチャート図である。
【図１３】ＰゲートＢＶOX対アニール温度およびアニール時間の実験的に適合された線形モデルをプロットするチャート図である。
【符号の説明】
１００ 基板
１０２ Ｐウェルフィールド酸化膜
１４０ Ｎ＋領域
２２０ トンネル酸化膜
２２２ ゲート酸化膜
２２４ ＶTI層

Claims (10)

  1. 集積回路製造プロセスにおいて、半導体本体の表面上に高品質の酸化膜を成長させるための方法であって、
    半導体本体に当該本体の他の部分と比較して高濃度にドーピングされた層を形成するステップと、
    前記高濃度にドーピングされた層の上の半導体本体表面の領域上に第１の酸化膜を熱酸化によって成長させるステップと、
    前記第１の酸化膜を成長させるステップに続いて、前記第１の酸化膜をアニールするステップと、
    第１の酸化膜をアニールするステップに続いて、半導体の表面領域から第１の酸化膜を除去して前記高濃度にドーピングされた層の上で半導体本体の表面領域を露出させるステップと、
    半導体本体の露出した表面領域上に第２の酸化膜を熱酸化によって成長させるステップとを含み、
    前記第１の酸化膜をアニールするステップは、前記第１の酸化膜の酸化サイクル終了時に酸化雰囲気を不活性雰囲気に変えることによってその場所で９００℃から１０００℃の温度で最大３０分間行なわれる、方法。
  2. 前記第１の酸化膜のアニールステップの後、前記第１の酸化膜を貫通して半導体本体内へイオン注入するステップをさらに備え、
    前記露出ステップは、前記イオン注入ステップの後さらなるアニールステップの前に行なわれる、請求項１に記載の方法。
  3. 集積回路製造プロセスにおいて、半導体本体の表面上に第１の高品質の酸化膜と、第１の高品質の酸化膜よりも厚みが少ない第２の高品質の酸化膜とを設けるための方法であって、
    半導体本体の一部に高濃度にドーピングされた層を形成するステップと、
    半導体本体を酸化して半導体本体の表面上に第１の酸化膜を形成するステップと、
    前記第１の酸化膜を形成するステップに続いて当該第１の酸化膜をアニールするステップと、
    第１の酸化膜の第１の領域を除去して前記高濃度にドーピングされた層の上で半導体本
    体の表面を露出し、第１の酸化膜の残りの領域を残すステップと、
    半導体本体を酸化して半導体本体の露出表面上に第２の酸化膜を形成するとともに第１の酸化膜の残りの領域を厚くするステップとを含み、
    前記第１の酸化膜をアニールするステップは、前記第１の酸化膜の酸化サイクル終了時に酸化雰囲気を不活性雰囲気に変えることによってその場所で９００℃から１０００℃の温度で最大３０分間行なわれる、方法。
  4. 第１の酸化膜を形成するステップはドライ酸化環境中で行なわれる、請求項３に記載の方法。
  5. 第１の酸化膜を形成するステップはウェット酸化環境中で行なわれる、請求項３に記載の方法。
  6. 前記第１の酸化膜の第１の領域を除去するステップに続いて、第１の酸化膜の残りの領域をエッチングすることによりその厚みを減少させるステップをさらに含む、請求項３に記載の方法。
  7. 集積回路製造プロセスにおいて、一部に他の部分よりも高濃度にドーピングされた層を有する半導体本体の表面上に第１の高品質の酸化膜を形成し、前記高濃度にドーピングされた層上の半導体本体の表面上に第１の高品質の酸化膜よりも厚みの少ない第２の高品質の酸化膜を形成するための方法であって、
    半導体本体中の一部に高濃度にドーピングされた層を形成するステップと、
    半導体本体を酸化して高濃度にドーピングされた層上の半導体本体の第１の表面領域と、半導体本体の第２の表面領域との上に第１の酸化膜を形成するステップと、
    前記第１の酸化膜を形成するステップに続いて当該第１の酸化膜をアニールするステップと、
    第１の酸化膜上にフォトレジスト層を堆積するステップと、
    フォトレジスト層の領域を除去して高濃度にドーピングされた層上の第１の酸化膜の領域を露出し、フォトレジスト層の残りの領域を残すステップと、
    第１の酸化膜の露出した領域を除去して高濃度にドーピングされた層上の半導体本体の表面の一部分を露出し、第１の酸化膜の残りの領域を残すステップと、
    フォトレジスト層の残りの領域を除去して第１の酸化膜の残りの領域を露出するステップと、
    第１の酸化膜の残りの領域をエッチングすることによりその厚みを減少させるステップと、
    半導体本体を酸化して半導体本体の露出した表面部分に第２の酸化膜を形成するとともに第１の酸化膜の残りの領域を厚くするステップとを含み、
    前記第１の酸化膜をアニールするステップは、前記第１の酸化膜の酸化サイクル終了時に酸化雰囲気を不活性雰囲気に変えることによってその場所で９００℃から１０００℃の温度で最大３０分間行なわれる、方法。
  8. 第１の酸化膜を形成する酸化ステップは第１の酸化膜を厚さ約２２５Åに成長させることを含み、第１の酸化膜の除去ステップは緩衝液で処理された酸化物エッチャントを用いて第１の酸化膜を約０．２分間エッチングすることを含む、請求項７に記載の方法。
  9. 第１の酸化膜をエッチングするステップは、５０：１ＨＦを用いて第１の酸化膜の残りの領域を約５０秒間エッチングすることを含む、請求項８に記載の方法。
  10. ＥＥＰＲＯＭデバイスに適した集積回路製造プロセスにおいて、高濃度にドーピングされたＮ＋層上の半導体本体の表面上にトンネル酸化膜を成長させ、さらに半導体本体の表面上にトンネル酸化膜よりも厚いゲート酸化膜を成長させるための方法であって、
    半導体本体の表面上に酸化膜を成長させるステップと、
    半導体本体上の表面上の前記酸化膜を通じて半導体本体の第１の表面領域にＮ型ドーパントを注入して注入物層を形成するステップと、
    注入物層をアニールして高濃度にドーピングされたＮ＋層を形成するステップと、
    注入物層をアニールするステップに続いて半導体本体上の表面上の前記酸化膜を除去するステップと、
    高濃度にドーピングされたＮ＋層上の半導体本体の第１の表面領域と、半導体本体の第２の表面領域との上に熱酸化によって第１の酸化膜を成長させるステップと、
    前記第１の酸化膜を成長させるステップに続いて第１の酸化膜をアニールするステップと、
    第１の酸化膜上にフォトレジスト層を堆積するステップと、
    フォトレジスト層の領域を除去して高濃度にドーピングされたＮ＋層上の第１の酸化膜の領域を露出し、フォトレジスト層の残りの領域を残すステップと、
    第１の酸化膜の露出した領域を除去して高濃度にドーピングされたＮ＋層上の半導体本体の表面を露出し、第１の酸化膜の残りの領域を残すステップと、
    フォトレジスト層の残りの領域を除去して第１の酸化膜の残りの領域を露出するステップと、
    第１の酸化膜の残りの領域をエッチングすることによりその厚みを減少させるステップと、
    熱酸化により半導体本体の露出した表面上にトンネル酸化膜を成長させると同時に第１の酸化膜の残りの領域を再び酸化してゲート酸化膜を形成するステップとを含み、
    前記第１の酸化膜をアニールするステップは、前記第１の酸化膜の酸化サイクル終了時に酸化雰囲気を不活性雰囲気に変えることによってその場所で９００℃から１０００℃の温度で最大３０分間行なわれる、方法。
JP25064293A 1992-10-09 1993-10-06 高品質の酸化膜を成長させるための方法 Expired - Fee Related JP3898770B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US959230 1992-10-09
US07/959,230 US5316981A (en) 1992-10-09 1992-10-09 Method for achieving a high quality thin oxide using a sacrificial oxide anneal

Publications (2)

Publication Number Publication Date
JPH06196716A JPH06196716A (ja) 1994-07-15
JP3898770B2 true JP3898770B2 (ja) 2007-03-28

Family

ID=25501804

Family Applications (1)

Application Number Title Priority Date Filing Date
JP25064293A Expired - Fee Related JP3898770B2 (ja) 1992-10-09 1993-10-06 高品質の酸化膜を成長させるための方法

Country Status (3)

Country Link
US (2) US5316981A (ja)
EP (1) EP0592124A3 (ja)
JP (1) JP3898770B2 (ja)

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5316981A (en) * 1992-10-09 1994-05-31 Advanced Micro Devices, Inc. Method for achieving a high quality thin oxide using a sacrificial oxide anneal
US5362685A (en) * 1992-10-29 1994-11-08 Advanced Micro Devices, Inc. Method for achieving a high quality thin oxide in integrated circuit devices
US5506178A (en) * 1992-12-25 1996-04-09 Sony Corporation Process for forming gate silicon oxide film for MOS transistors
DE69313816T2 (de) * 1993-02-11 1998-03-26 St Microelectronics Srl EEPROM-Zelle und peripherer MOS-Transistor
JPH0786271A (ja) * 1993-09-17 1995-03-31 Fujitsu Ltd シリコン酸化膜の作製方法
US5591681A (en) 1994-06-03 1997-01-07 Advanced Micro Devices, Inc. Method for achieving a highly reliable oxide film
JP3417665B2 (ja) * 1994-07-07 2003-06-16 株式会社東芝 半導体装置の製造方法
US5498577A (en) * 1994-07-26 1996-03-12 Advanced Micro Devices, Inc. Method for fabricating thin oxides for a semiconductor technology
US5393686A (en) * 1994-08-29 1995-02-28 Taiwan Semiconductor Manufacturing Company Method of forming gate oxide by TLC gettering clean
TW344897B (en) * 1994-11-30 1998-11-11 At&T Tcorporation A process for forming gate oxides possessing different thicknesses on a semiconductor substrate
US5817581A (en) * 1995-04-21 1998-10-06 International Business Machines Corporation Process for the creation of a thermal SiO2 layer with extremely uniform layer thickness
US5869405A (en) 1996-01-03 1999-02-09 Micron Technology, Inc. In situ rapid thermal etch and rapid thermal oxidation
WO1997038444A1 (en) 1996-04-08 1997-10-16 Hitachi, Ltd. Semiconductor integrated circuit device
US6033943A (en) * 1996-08-23 2000-03-07 Advanced Micro Devices, Inc. Dual gate oxide thickness integrated circuit and process for making same
KR100211547B1 (ko) * 1996-10-29 1999-08-02 김영환 반도체 소자의 필드 산화막 형성방법
US5851888A (en) * 1997-01-15 1998-12-22 Advanced Micro Devices, Inc. Controlled oxide growth and highly selective etchback technique for forming ultra-thin oxide
US5877057A (en) 1997-01-17 1999-03-02 Advanced Micro Devices, Inc. Method of forming ultra-thin oxides with low temperature oxidation
US6130164A (en) * 1997-03-26 2000-10-10 Advanced Micro Devices, Inc. Semiconductor device having gate oxide formed by selective oxide removal and method of manufacture thereof
US6051510A (en) * 1997-05-02 2000-04-18 Advanced Micro Devices, Inc. Method of using a hard mask to grow dielectrics with varying characteristics
US6037224A (en) * 1997-05-02 2000-03-14 Advanced Micro Devices, Inc. Method for growing dual oxide thickness using nitrided oxides for oxidation suppression
US6051487A (en) * 1997-12-18 2000-04-18 Advanced Micro Devices, Inc. Semiconductor device fabrication using a sacrificial plug for defining a region for a gate electrode
US5918133A (en) * 1997-12-18 1999-06-29 Advanced Micro Devices Semiconductor device having dual gate dielectric thickness along the channel and fabrication thereof
US6767794B2 (en) * 1998-01-05 2004-07-27 Advanced Micro Devices, Inc. Method of making ultra thin oxide formation using selective etchback technique integrated with thin nitride layer for high performance MOSFET
US6475927B1 (en) * 1998-02-02 2002-11-05 Micron Technology, Inc. Method of forming a semiconductor device
US6372520B1 (en) 1998-07-10 2002-04-16 Lsi Logic Corporation Sonic assisted strengthening of gate oxides
US6531364B1 (en) * 1998-08-05 2003-03-11 Advanced Micro Devices, Inc. Advanced fabrication technique to form ultra thin gate dielectric using a sacrificial polysilicon seed layer
US20010041461A1 (en) * 1998-10-06 2001-11-15 Rodney S. Ridley Process for forming high voltage junction termination extension oxide
US6190973B1 (en) 1998-12-18 2001-02-20 Zilog Inc. Method of fabricating a high quality thin oxide
KR100455737B1 (ko) 1998-12-30 2005-04-19 주식회사 하이닉스반도체 반도체소자의게이트산화막형성방법
US6261978B1 (en) * 1999-02-22 2001-07-17 Motorola, Inc. Process for forming semiconductor device with thick and thin films
US6165846A (en) * 1999-03-02 2000-12-26 Zilog, Inc. Method of eliminating gate leakage in nitrogen annealed oxides
US6573141B1 (en) 1999-03-12 2003-06-03 Zilog, Inc. In-situ etch and pre-clean for high quality thin oxides
US6706577B1 (en) 1999-04-26 2004-03-16 Taiwan Semiconductor Manufacturing Company Formation of dual gate oxide by two-step wet oxidation
US6204205B1 (en) 1999-07-06 2001-03-20 Taiwan Semiconductor Manufacturing Company Using H2anneal to improve the electrical characteristics of gate oxide
US6376387B2 (en) 1999-07-09 2002-04-23 Applied Materials, Inc. Method of sealing an epitaxial silicon layer on a substrate
US6147008A (en) * 1999-11-19 2000-11-14 Chartered Semiconductor Manufacturing Ltd. Creation of multiple gate oxide with high thickness ratio in flash memory process
US6268269B1 (en) * 1999-12-30 2001-07-31 United Microelectronics Corp. Method for fabricating an oxide layer on silicon with carbon ions introduced at the silicon/oxide interface in order to reduce hot carrier effects
US6461973B1 (en) * 2000-02-11 2002-10-08 Advanced Micro Devices, Inc. Method for forming high quality multiple thickness oxide layers by reducing descum induced defects
JP2002009282A (ja) * 2000-04-19 2002-01-11 Seiko Instruments Inc 半導体装置の製造方法
US6417037B1 (en) 2000-07-18 2002-07-09 Chartered Semiconductor Manufacturing Ltd. Method of dual gate process
JP2002100688A (ja) * 2000-09-22 2002-04-05 Oki Electric Ind Co Ltd 不揮発性半導体メモリの製造方法
US6436194B1 (en) 2001-02-16 2002-08-20 Applied Materials, Inc. Method and a system for sealing an epitaxial silicon layer on a substrate
US6635584B2 (en) * 2001-12-28 2003-10-21 Texas Instruments Incorporated Versatile system for forming uniform wafer surfaces
KR100512464B1 (ko) * 2002-12-30 2005-09-07 동부아남반도체 주식회사 이이피롬 소자 제조방법
KR100470942B1 (ko) * 2003-06-27 2005-03-14 주식회사 하이닉스반도체 반도체 소자의 터널산화막 형성 방법
US7879694B1 (en) 2004-07-13 2011-02-01 National Semiconductor Corporation System and method for applying a pre-gate plasma etch in a semiconductor device manufacturing process
JP2013172001A (ja) * 2012-02-21 2013-09-02 Asahi Kasei Electronics Co Ltd 半導体装置の製造方法
KR20160001114A (ko) 2014-06-26 2016-01-06 에스케이하이닉스 주식회사 반도체 장치 제조 방법

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3945856A (en) * 1974-07-15 1976-03-23 Ibm Corporation Method of ion implantation through an electrically insulative material
US4278705A (en) * 1979-11-08 1981-07-14 Bell Telephone Laboratories, Incorporated Sequentially annealed oxidation of silicon to fill trenches with silicon dioxide
US4329773A (en) * 1980-12-10 1982-05-18 International Business Machines Corp. Method of making low leakage shallow junction IGFET devices
JPS5963763A (ja) * 1982-10-05 1984-04-11 Fujitsu Ltd 半導体装置の製造方法
US4567645A (en) * 1983-09-16 1986-02-04 International Business Machines Corporation Method for forming a buried subcollector in a semiconductor substrate by ion implantation
JPS61222175A (ja) * 1985-03-01 1986-10-02 Fujitsu Ltd 半導体記憶装置の製造方法
US4774197A (en) * 1986-06-17 1988-09-27 Advanced Micro Devices, Inc. Method of improving silicon dioxide
US4784975A (en) * 1986-10-23 1988-11-15 International Business Machines Corporation Post-oxidation anneal of silicon dioxide
US5225355A (en) * 1988-02-26 1993-07-06 Fujitsu Limited Gettering treatment process
US4894353A (en) * 1988-04-29 1990-01-16 Advanced Micro Devices, Inc. Method of fabricating passivated tunnel oxide
US5219774A (en) * 1988-05-17 1993-06-15 Xicor, Inc. Deposited tunneling oxide
US5215934A (en) * 1989-12-21 1993-06-01 Tzeng Jyh Cherng J Process for reducing program disturbance in eeprom arrays
US5057463A (en) * 1990-02-28 1991-10-15 Sgs-Thomson Microelectronics, Inc. Thin oxide structure and method
US5225361A (en) * 1990-03-08 1993-07-06 Matshshita Electronics Coropration Non-volatile semiconductor memory device and a method for fabricating the same
JPH0770629B2 (ja) * 1990-03-20 1995-07-31 株式会社東芝 不揮発性半導体記憶装置の製造方法
US5077230A (en) * 1990-08-03 1991-12-31 Intel Corporation Method for improving erase characteristics of buried bit line flash EPROM devices by use of a thin nitride layer formed during field oxide growth
JPH04148088A (ja) * 1990-10-12 1992-05-21 Daikin Ind Ltd 密閉形圧縮機
KR940009597B1 (ko) * 1991-08-22 1994-10-15 삼성전자 주식회사 반도체장치의 게이트산화막 형성법
US5316981A (en) * 1992-10-09 1994-05-31 Advanced Micro Devices, Inc. Method for achieving a high quality thin oxide using a sacrificial oxide anneal
US5296411A (en) * 1993-04-28 1994-03-22 Advanced Micro Devices, Inc. Method for achieving an ultra-reliable thin oxide using a nitrogen anneal

Also Published As

Publication number Publication date
EP0592124A3 (en) 1996-02-14
US5538923A (en) 1996-07-23
JPH06196716A (ja) 1994-07-15
EP0592124A2 (en) 1994-04-13
US5316981A (en) 1994-05-31

Similar Documents

Publication Publication Date Title
JP3898770B2 (ja) 高品質の酸化膜を成長させるための方法
US5296411A (en) Method for achieving an ultra-reliable thin oxide using a nitrogen anneal
EP0690487B1 (en) Methods for forming oxide films
EP0624899B1 (en) Oxidation of silicon nitride in semiconductor devices
KR100415523B1 (ko) 반도체 장치 형성 방법
US5498577A (en) Method for fabricating thin oxides for a semiconductor technology
US20040175961A1 (en) Two-step post nitridation annealing for lower EOT plasma nitrided gate dielectrics
US5362685A (en) Method for achieving a high quality thin oxide in integrated circuit devices
JP2001502115A (ja) 信頼できる極薄酸窒化物形成のための新規なプロセス
JPH08306687A (ja) 半導体装置およびその製造方法
US5656516A (en) Method for forming silicon oxide layer
JP2911476B2 (ja) サブストレート上に酸化物層を製作する方法
JP3593340B2 (ja) 集積回路デバイスの製造方法
JPH05206116A (ja) Ｍｏｓトランジスタ絶縁方法
JP3068454B2 (ja) 異なった絶縁体を有する部品を有するｍｏｓ型集積回路の製造方法
US20040126956A1 (en) Method of forming nitrogen enriched gate dielectric with low effective oxide thickness
JP2001085680A (ja) 半導体装置の製造方法
JP2002151684A (ja) 半導体装置及びその製造方法
US20050158940A1 (en) Process of forming high-k gate dielectric layer for metal oxide semiconductor transistor
JPH03257828A (ja) 半導体装置の製造方法
CN107978606B (zh) 一种嵌入式闪存工艺集成方法
JPH07297182A (ja) ＳｉＮ系絶縁膜の形成方法
US5726091A (en) Method of reducing bird's beak of field oxide using reoxidized nitrided pad oxide layer
JPH0888286A (ja) 半導体記憶装置の製造方法
US4840917A (en) Method of interface state reduction in MNOS capacitors

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040406

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040705

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040802

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20040818

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20041105

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20050725

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20050802

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20060713

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20060720

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061004

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20061222

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110105

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120105

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120105

Year of fee payment: 5

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120105

Year of fee payment: 5

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees