JPH07297182A - ＳｉＮ系絶縁膜の形成方法 - Google Patents
ＳｉＮ系絶縁膜の形成方法Info
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- JPH07297182A JPH07297182A JP9034094A JP9034094A JPH07297182A JP H07297182 A JPH07297182 A JP H07297182A JP 9034094 A JP9034094 A JP 9034094A JP 9034094 A JP9034094 A JP 9034094A JP H07297182 A JPH07297182 A JP H07297182A
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- sin
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- film
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Abstract
(57)【要約】
【構成】 ウェハ上の下層ＳｉＯ系絶縁膜５上にＳｉＮ
系絶縁膜６を形成するに際し、ＳｉＯ系絶縁膜５を閉鎖
雰囲気下で成膜後、ＲＣＡ洗浄を行うことなく、前記ウ
ェハが大気から遮断された状態に維持したままＲＴＮ処
理およびＣＶＤを行うことによりＳｉＮ系絶縁膜を成膜
する。 【効果】 インキュベーションタイム自体が低減される
と共に、このバラツキも低減されるため、ＳｉＮ系絶縁
膜の膜厚の安定化が図れる。このため、これをメモリ素
子のゲート絶縁膜として形成すると、デバイスの動作特
性が均一化する。また、ＳｉＮ系絶縁膜の膜質も向上す
るため、ゲート絶縁膜の絶縁耐性が向上し、デバイスの
信頼性を高めることができる。
系絶縁膜６を形成するに際し、ＳｉＯ系絶縁膜５を閉鎖
雰囲気下で成膜後、ＲＣＡ洗浄を行うことなく、前記ウ
ェハが大気から遮断された状態に維持したままＲＴＮ処
理およびＣＶＤを行うことによりＳｉＮ系絶縁膜を成膜
する。 【効果】 インキュベーションタイム自体が低減される
と共に、このバラツキも低減されるため、ＳｉＮ系絶縁
膜の膜厚の安定化が図れる。このため、これをメモリ素
子のゲート絶縁膜として形成すると、デバイスの動作特
性が均一化する。また、ＳｉＮ系絶縁膜の膜質も向上す
るため、ゲート絶縁膜の絶縁耐性が向上し、デバイスの
信頼性を高めることができる。
Description
【０００１】
【産業上の利用分野】本発明は、例えば不揮発性メモリ
素子におけるゲート絶縁膜の一部としてＳｉＯ系絶縁膜
上に成膜されるＳｉＮ系絶縁膜の形成方法に関する。
素子におけるゲート絶縁膜の一部としてＳｉＯ系絶縁膜
上に成膜されるＳｉＮ系絶縁膜の形成方法に関する。
【０００２】
【従来の技術】不揮発性メモリは、電気的に情報を書き
換えられ、電源を切っても情報を保持できる理想的な半
導体メモリであり、代表的なものとして、ＥＰＲＯＭ
（Erasable Programmable Read-Only Memory：消去およ
び再書込み可能な読出し専用メモリ）や、ＥＥＰＲＯＭ
（Electrically Erasable Programmable Read-Only Mem
ory ：記憶内容を電気的に書き換え可能な読出し専用メ
モリ）がある。
換えられ、電源を切っても情報を保持できる理想的な半
導体メモリであり、代表的なものとして、ＥＰＲＯＭ
（Erasable Programmable Read-Only Memory：消去およ
び再書込み可能な読出し専用メモリ）や、ＥＥＰＲＯＭ
（Electrically Erasable Programmable Read-Only Mem
ory ：記憶内容を電気的に書き換え可能な読出し専用メ
モリ）がある。
【０００３】上記ＥＰＲＯＭやＥＥＰＲＰＭは、通常、
いわゆるＭＯＳ型電界効果トランジスタのゲート電極
（コントロールゲート）と、シリコン基板との間にもう
１つのポリシリコンゲート（フローティングゲート）を
埋め込んだ２層ポリシリコンゲート構造になっている。
このため、シリコン基板とフローティングゲートとの
間、フローティングゲートとコントロールゲートとの間
には、それぞれ第１のゲート絶縁膜、第２のゲート絶縁
膜が設けられる。
いわゆるＭＯＳ型電界効果トランジスタのゲート電極
（コントロールゲート）と、シリコン基板との間にもう
１つのポリシリコンゲート（フローティングゲート）を
埋め込んだ２層ポリシリコンゲート構造になっている。
このため、シリコン基板とフローティングゲートとの
間、フローティングゲートとコントロールゲートとの間
には、それぞれ第１のゲート絶縁膜、第２のゲート絶縁
膜が設けられる。
【０００４】上記ＥＰＲＯＭおよびＥＥＰＲＯＭにおい
ては、コントロールゲートとドレインに高電圧ＶPPを印
加して、ドレイン近傍で発生したホットエレクトロンを
フローティングゲートに注入することによって書込みを
行う。そして、フローティングゲートに一旦注入された
電子は、ＶPPを切った後でも、周囲が酸化膜で囲まれて
いるため、エネルギー的にみるとちょうどポテンシャル
の井戸に捕獲された状態となり、外部からこの井戸の高
さに相当するエネルギーを得ない限り安定してこの状態
を保つ。
ては、コントロールゲートとドレインに高電圧ＶPPを印
加して、ドレイン近傍で発生したホットエレクトロンを
フローティングゲートに注入することによって書込みを
行う。そして、フローティングゲートに一旦注入された
電子は、ＶPPを切った後でも、周囲が酸化膜で囲まれて
いるため、エネルギー的にみるとちょうどポテンシャル
の井戸に捕獲された状態となり、外部からこの井戸の高
さに相当するエネルギーを得ない限り安定してこの状態
を保つ。
【０００５】また、ＥＰＲＯＭにおいては、紫外線（２
５３．７ｎｍ）を照射することで、フローティングゲー
ト中の電子が紫外線から高エネルギーを得て、フローテ
ィングゲートから自由電子として解き放されることによ
り、データを消去する。一方、ＥＥＰＲＯＭにおいて
は、フローティングゲート内の電子を高電界で外部に引
き抜くことによりデータが消去される。
５３．７ｎｍ）を照射することで、フローティングゲー
ト中の電子が紫外線から高エネルギーを得て、フローテ
ィングゲートから自由電子として解き放されることによ
り、データを消去する。一方、ＥＥＰＲＯＭにおいて
は、フローティングゲート内の電子を高電界で外部に引
き抜くことによりデータが消去される。
【０００６】上述のようにして、ＥＰＲＯＭおよびＥＥ
ＰＲＯＭにおいては、フローティングゲート中に蓄積さ
れた電荷の有無によってデータが記憶される。このた
め、データを読み出すには、書き込み状態にあるセルの
しきい値電圧と消去状態にあるセルのしきい値電圧との
中間の大きさの電圧をワード線からコントロールゲート
に印加すればよい。これによって、書き込み状態にある
セルでは非導通、消去状態にあるセルでは導通の状態と
なり、電荷の有無が読み取れる。
ＰＲＯＭにおいては、フローティングゲート中に蓄積さ
れた電荷の有無によってデータが記憶される。このた
め、データを読み出すには、書き込み状態にあるセルの
しきい値電圧と消去状態にあるセルのしきい値電圧との
中間の大きさの電圧をワード線からコントロールゲート
に印加すればよい。これによって、書き込み状態にある
セルでは非導通、消去状態にあるセルでは導通の状態と
なり、電荷の有無が読み取れる。
【０００７】近年、上記ＥＰＲＯＭおよびＥＥＰＲＯＭ
において、第２のゲート絶縁膜をＳｉＯ／ＳｉＮ／Ｓｉ
Ｏよりなる絶縁膜、いわゆるＯＮＯ膜より構成すること
が検討されている。このような構造とすることにより、
第２のゲート絶縁膜の薄膜化が図れ、書込み特性，オン
電流等のメモリ素子としての特性を向上させることが可
能となり、また、電源を切った後のデータ保持のために
重要なリーク電流の低減化を図ることが可能となる。
において、第２のゲート絶縁膜をＳｉＯ／ＳｉＮ／Ｓｉ
Ｏよりなる絶縁膜、いわゆるＯＮＯ膜より構成すること
が検討されている。このような構造とすることにより、
第２のゲート絶縁膜の薄膜化が図れ、書込み特性，オン
電流等のメモリ素子としての特性を向上させることが可
能となり、また、電源を切った後のデータ保持のために
重要なリーク電流の低減化を図ることが可能となる。
【０００８】ここで、従来のＥＰＲＯＭの製造工程にお
ける上記ＯＮＯ膜よりなる第２のゲート絶縁膜を形成す
る工程について説明する。先ず、図１のように、シリコ
ン基板１上に素子分離領域２および第１のゲート絶縁膜
３を形成した後、ポリシリコン層を全面に亘って成膜し
て、これを所望の形状にパターニングすることにより、
図２に示されるように、フローティングゲート４を形成
しておく。
ける上記ＯＮＯ膜よりなる第２のゲート絶縁膜を形成す
る工程について説明する。先ず、図１のように、シリコ
ン基板１上に素子分離領域２および第１のゲート絶縁膜
３を形成した後、ポリシリコン層を全面に亘って成膜し
て、これを所望の形状にパターニングすることにより、
図２に示されるように、フローティングゲート４を形成
しておく。
【０００９】次に、熱酸化を行うことによって、図３に
示されるように、下層ＳｉＯ系絶縁膜５を形成する。こ
の下層ＳｉＯ系絶縁膜５の上にはＳｉＮ系絶縁膜を成膜
するが、この成膜直前には、下層ＳｉＯ系絶縁膜５表面
を洗浄処理しておく。この洗浄処理としては、アンモニ
ア−過酸化水素水溶液を用いるＳＣ−１洗浄、塩酸−過
酸化水素水溶液を用いるＳＣ−２洗浄等のいわゆるＲＣ
Ａ洗浄が一般的である。この洗浄処理により、下層Ｓｉ
Ｏ系絶縁膜５形成後、ＳｉＮ系絶縁膜の成膜を始めるま
での待機時間に付着したパーティクルや金属イオンを取
り除くことができる。
示されるように、下層ＳｉＯ系絶縁膜５を形成する。こ
の下層ＳｉＯ系絶縁膜５の上にはＳｉＮ系絶縁膜を成膜
するが、この成膜直前には、下層ＳｉＯ系絶縁膜５表面
を洗浄処理しておく。この洗浄処理としては、アンモニ
ア−過酸化水素水溶液を用いるＳＣ−１洗浄、塩酸−過
酸化水素水溶液を用いるＳＣ−２洗浄等のいわゆるＲＣ
Ａ洗浄が一般的である。この洗浄処理により、下層Ｓｉ
Ｏ系絶縁膜５形成後、ＳｉＮ系絶縁膜の成膜を始めるま
での待機時間に付着したパーティクルや金属イオンを取
り除くことができる。
【００１０】洗浄後、下層ＳｉＯ系絶縁膜５表面に対し
て急速熱窒化（Rapid Thermal Nitridation 以下、ＲＴ
Ｎと記す。）処理およびＬＰ−ＣＶＤを行うことによ
り、図４に示されるように、ＳｉＮ系絶縁膜１６を成膜
する。なお、下層ＳｉＯ系絶縁膜５表面において、膜中
に含まれるＨ2 Ｏ分子のＯＨ基またはＳｉ−Ｈ結合が電
子捕獲として寄与すると、低電界リーク電流が増加して
しまうため、ＲＴＮ処理を行うことによって、下層Ｓｉ
Ｏ系絶縁膜５表面に、より結合エネルギーの大きいＳｉ
−Ｎ結合を生成させておくことが有効である。
て急速熱窒化（Rapid Thermal Nitridation 以下、ＲＴ
Ｎと記す。）処理およびＬＰ−ＣＶＤを行うことによ
り、図４に示されるように、ＳｉＮ系絶縁膜１６を成膜
する。なお、下層ＳｉＯ系絶縁膜５表面において、膜中
に含まれるＨ2 Ｏ分子のＯＨ基またはＳｉ−Ｈ結合が電
子捕獲として寄与すると、低電界リーク電流が増加して
しまうため、ＲＴＮ処理を行うことによって、下層Ｓｉ
Ｏ系絶縁膜５表面に、より結合エネルギーの大きいＳｉ
−Ｎ結合を生成させておくことが有効である。
【００１１】さらに、上記ＳｉＮ系絶縁膜１６の表面を
熱酸化して、上層ＳｉＯ系絶縁膜７を形成することによ
り、下層ＳｉＯ系絶縁膜５／ＳｉＮ系絶縁膜１６／上層
ＳｉＯ系絶縁膜７、即ちＯＮＯ膜より構成される第２の
ゲート絶縁膜１８が形成される。
熱酸化して、上層ＳｉＯ系絶縁膜７を形成することによ
り、下層ＳｉＯ系絶縁膜５／ＳｉＮ系絶縁膜１６／上層
ＳｉＯ系絶縁膜７、即ちＯＮＯ膜より構成される第２の
ゲート絶縁膜１８が形成される。
【００１２】
【発明が解決しようとする課題】ところで、上述のよう
にしてＳｉＮ系絶縁膜１６を形成する際、原料ガスを供
給し始めてから実際にＳｉＮ系絶縁膜１６が堆積し始め
るまでに費やされる時間（以下、インキュベーションタ
イム：Incubation Time と記す。）は、７０〜８０秒台
であること、この値はウェハ内およびウェハ間でバラツ
キがあることが本発明者等の研究により明らかとなっ
た。
にしてＳｉＮ系絶縁膜１６を形成する際、原料ガスを供
給し始めてから実際にＳｉＮ系絶縁膜１６が堆積し始め
るまでに費やされる時間（以下、インキュベーションタ
イム：Incubation Time と記す。）は、７０〜８０秒台
であること、この値はウェハ内およびウェハ間でバラツ
キがあることが本発明者等の研究により明らかとなっ
た。
【００１３】そして、上記インキュベーションタイム
は、ＲＴＮ処理の有無，ＲＴＮ処理の処理温度に多少依
存するものの、ＲＴＮ処理条件を適正化しても、大幅に
短縮させることが難しく、また、このバラツキを抑制す
ることも困難であった。
は、ＲＴＮ処理の有無，ＲＴＮ処理の処理温度に多少依
存するものの、ＲＴＮ処理条件を適正化しても、大幅に
短縮させることが難しく、また、このバラツキを抑制す
ることも困難であった。
【００１４】このため、通常行われているように、Ｓｉ
Ｎ系絶縁膜１６の膜厚をトータルの成膜時間にて管理す
ると、上述のようなインキュベーションタイムのバラツ
キが正味の成膜時間を変動させ、成膜されたＳｉＮ系絶
縁膜６膜厚を不安定なものにしてしまう。
Ｎ系絶縁膜１６の膜厚をトータルの成膜時間にて管理す
ると、上述のようなインキュベーションタイムのバラツ
キが正味の成膜時間を変動させ、成膜されたＳｉＮ系絶
縁膜６膜厚を不安定なものにしてしまう。
【００１５】そこで、本発明はかかる従来の実情に鑑み
て提案されたものであり、ＳｉＮ系絶縁膜の成膜におけ
るインキュベーションタイムを低減すると共に、このイ
ンキュベーションタイムのバラツキをも低減させること
が可能な、再現性の高いＳｉＮ系絶縁膜の形成方法を提
供することを目的とする。
て提案されたものであり、ＳｉＮ系絶縁膜の成膜におけ
るインキュベーションタイムを低減すると共に、このイ
ンキュベーションタイムのバラツキをも低減させること
が可能な、再現性の高いＳｉＮ系絶縁膜の形成方法を提
供することを目的とする。
【００１６】
【課題を解決するための手段】本発明に係るＳｉＮ系絶
縁膜の形成方法は、上述の目的を達成するために提案さ
れたものであり、基板上のＳｉＯ系絶縁膜上にＳｉＮ系
絶縁膜を形成するに際し、ＳｉＯ系絶縁膜を所定の閉鎖
雰囲気下で成膜後、前記基板を大気から遮断された状態
に維持したまま急速熱窒化（ＲＴＮ処理）およびＣＶＤ
を順次行うことに行ってＳｉＮ系絶縁膜を成膜するもの
である。
縁膜の形成方法は、上述の目的を達成するために提案さ
れたものであり、基板上のＳｉＯ系絶縁膜上にＳｉＮ系
絶縁膜を形成するに際し、ＳｉＯ系絶縁膜を所定の閉鎖
雰囲気下で成膜後、前記基板を大気から遮断された状態
に維持したまま急速熱窒化（ＲＴＮ処理）およびＣＶＤ
を順次行うことに行ってＳｉＮ系絶縁膜を成膜するもの
である。
【００１７】即ち、本発明は、基板を大気から遮断され
た状態を維持したまま、ＳｉＯ系絶縁膜の成膜、ＲＴＮ
処理およびＣＶＤによるＳｉＮ系絶縁膜の成膜を順次行
うことにより、従来ＳｉＮ系絶縁膜の成膜前に行われて
いた洗浄処理を省略するものである。
た状態を維持したまま、ＳｉＯ系絶縁膜の成膜、ＲＴＮ
処理およびＣＶＤによるＳｉＮ系絶縁膜の成膜を順次行
うことにより、従来ＳｉＮ系絶縁膜の成膜前に行われて
いた洗浄処理を省略するものである。
【００１８】なお、基板を大気から遮断された状態に維
持するには、密閉されたボックス内に基板を収納した状
態で、ＳｉＯ系絶縁膜およびＳｉＮ系絶縁膜を成膜する
ための各種処理装置間の搬送を行うようにすればよい。
この場合、ボックスと各処理装置における処理室（Ｓｉ
Ｏ系絶縁膜成膜用の熱酸化炉または成膜チャンバ、ＲＴ
Ｎチャンバ、ＳｉＮ系絶縁膜成膜用の成膜チャンバ）と
の間で直接基板の搬出入を行ってもよいし、各処理装置
が密閉されたロードロック室に接続されていれば、それ
ぞれのロードロック室とボックスとの間で基板の搬出入
を行ってもよい。または、閉鎖された搬送系を共有し、
該搬送系の周囲に、ＳｉＯ系絶縁膜成膜用の熱酸化炉ま
たは成膜チャンバ、ＲＴＮチャンバ、ＳｉＮ系絶縁膜成
膜用の成膜チャンバ等が配列されたマルチチャンバシス
テムを適用してもよい。
持するには、密閉されたボックス内に基板を収納した状
態で、ＳｉＯ系絶縁膜およびＳｉＮ系絶縁膜を成膜する
ための各種処理装置間の搬送を行うようにすればよい。
この場合、ボックスと各処理装置における処理室（Ｓｉ
Ｏ系絶縁膜成膜用の熱酸化炉または成膜チャンバ、ＲＴ
Ｎチャンバ、ＳｉＮ系絶縁膜成膜用の成膜チャンバ）と
の間で直接基板の搬出入を行ってもよいし、各処理装置
が密閉されたロードロック室に接続されていれば、それ
ぞれのロードロック室とボックスとの間で基板の搬出入
を行ってもよい。または、閉鎖された搬送系を共有し、
該搬送系の周囲に、ＳｉＯ系絶縁膜成膜用の熱酸化炉ま
たは成膜チャンバ、ＲＴＮチャンバ、ＳｉＮ系絶縁膜成
膜用の成膜チャンバ等が配列されたマルチチャンバシス
テムを適用してもよい。
【００１９】なお、前記ＳｉＮ系絶縁膜は、不揮発性メ
モリのゲート絶縁膜の一部として成膜されて好適であ
り、例えば、ＥＰＲＯＭやＥＥＰＲＯＭにおける第２の
ゲート絶縁膜を構成するＯＮ膜あるいはＯＮＯ膜の一部
として下層ＳｉＯ系絶縁膜の上に成膜されるとよい。ま
た、絶縁膜中の離散的な電荷トラップに電子を蓄積する
ことにより記憶動作を行うＭＮＯＳ型セルＥＥＰＲＯ
Ｍ、あるいは、このＭＮＯＳ型セルのゲート電極と窒化
膜の間にさらに酸化膜を設けて大容量化を図ったいわゆ
るＭＯＮＯＳ型セルＥＥＰＲＯＭにも適用可能である。
モリのゲート絶縁膜の一部として成膜されて好適であ
り、例えば、ＥＰＲＯＭやＥＥＰＲＯＭにおける第２の
ゲート絶縁膜を構成するＯＮ膜あるいはＯＮＯ膜の一部
として下層ＳｉＯ系絶縁膜の上に成膜されるとよい。ま
た、絶縁膜中の離散的な電荷トラップに電子を蓄積する
ことにより記憶動作を行うＭＮＯＳ型セルＥＥＰＲＯ
Ｍ、あるいは、このＭＮＯＳ型セルのゲート電極と窒化
膜の間にさらに酸化膜を設けて大容量化を図ったいわゆ
るＭＯＮＯＳ型セルＥＥＰＲＯＭにも適用可能である。
【００２０】
【作用】本発明を適用すると、長いインキュベーション
タイムを要する傾向のあるＳｉＯ系絶縁膜上でのＳｉＮ
系絶縁膜の成膜を、Ｓｉ基板上での成膜に匹敵するほ
ど、容易に且つ優れた膜質にて行える。これは、下記の
ような理由によると考えられる。
タイムを要する傾向のあるＳｉＯ系絶縁膜上でのＳｉＮ
系絶縁膜の成膜を、Ｓｉ基板上での成膜に匹敵するほ
ど、容易に且つ優れた膜質にて行える。これは、下記の
ような理由によると考えられる。
【００２１】ＳｉＯ系絶縁膜を成膜後、洗浄工程を省略
し、且つ、大気から遮断された状態に維持すると、Ｓｉ
Ｏ系絶縁膜表面がより疎水的に保たれる。そして、清浄
なＳｉＯ系絶縁膜上にて、ＲＴＮ処理およびＣＶＤによ
るＳｉＮ系絶縁膜の成膜を開始すると、成膜初期に化学
量論的な組成よりＳｉ原子が多いＳｉＮ系絶縁膜が堆積
しやすくなる。そして、この化学量論的な組成よりＳｉ
原子が多いＳｉＮ系絶縁膜上には、化学量論的組成Ｓｉ
3 Ｎ4 を有するＳｉＮ系絶縁膜が容易に成長するため、
インキュベーションタイムを短縮し、且つ、優れた膜質
にてＳｉＮ系絶縁膜を成膜できる。
し、且つ、大気から遮断された状態に維持すると、Ｓｉ
Ｏ系絶縁膜表面がより疎水的に保たれる。そして、清浄
なＳｉＯ系絶縁膜上にて、ＲＴＮ処理およびＣＶＤによ
るＳｉＮ系絶縁膜の成膜を開始すると、成膜初期に化学
量論的な組成よりＳｉ原子が多いＳｉＮ系絶縁膜が堆積
しやすくなる。そして、この化学量論的な組成よりＳｉ
原子が多いＳｉＮ系絶縁膜上には、化学量論的組成Ｓｉ
3 Ｎ4 を有するＳｉＮ系絶縁膜が容易に成長するため、
インキュベーションタイムを短縮し、且つ、優れた膜質
にてＳｉＮ系絶縁膜を成膜できる。
【００２２】そして、インキュベーションタイムが大幅
に短縮され、このインキュベーションタイムのバラツキ
も低減されると、ＳｉＮ系絶縁膜の膜厚の安定化も図ら
れる。これにより、このＳｉＮ系絶縁膜を不揮発性メモ
リのゲート絶縁膜の一部として形成すると、作製された
メモリ素子の動作特性が均一化できるため、品質の均一
化を図ることができる。
に短縮され、このインキュベーションタイムのバラツキ
も低減されると、ＳｉＮ系絶縁膜の膜厚の安定化も図ら
れる。これにより、このＳｉＮ系絶縁膜を不揮発性メモ
リのゲート絶縁膜の一部として形成すると、作製された
メモリ素子の動作特性が均一化できるため、品質の均一
化を図ることができる。
【００２３】さらに、ＳｉＮ系絶縁膜の膜質が向上する
ため、不揮発性メモリのゲート絶縁膜の一部として用い
ると、絶縁破壊を起こすまでの電荷量ＱBDを向上させる
ことができる。このため、作製されたメモリ素子の信頼
性が向上する。
ため、不揮発性メモリのゲート絶縁膜の一部として用い
ると、絶縁破壊を起こすまでの電荷量ＱBDを向上させる
ことができる。このため、作製されたメモリ素子の信頼
性が向上する。
【００２４】
【実施例】以下、本発明に係るＳｉＮ系絶縁膜の形成方
法を適用した具体的な実施例について説明する。なお、
以下の実施例では、ＥＰＲＯＭの第２のゲート絶縁膜の
一部としてＳｉＮ系絶縁膜を成膜した。
法を適用した具体的な実施例について説明する。なお、
以下の実施例では、ＥＰＲＯＭの第２のゲート絶縁膜の
一部としてＳｉＮ系絶縁膜を成膜した。
【００２５】実施例１ 本実施例においては、熱酸化炉によって下層ＳｉＯ系絶
縁膜成膜後、ウェハを大気に接触させることなくＲＴＮ
処理およびＣＶＤによってＳｉＮ系絶縁膜の成膜を行っ
た。なお、ウェハを大気から遮断された状態に維持する
ために、ウェハを熱酸化炉からＲＴＮチャンバへ搬送す
る際、該ＲＴＮチャンバからＳｉＮ系絶縁膜成膜チャン
バへと搬送する際には、密閉されたボックス内にウェハ
を収納して搬送した。
縁膜成膜後、ウェハを大気に接触させることなくＲＴＮ
処理およびＣＶＤによってＳｉＮ系絶縁膜の成膜を行っ
た。なお、ウェハを大気から遮断された状態に維持する
ために、ウェハを熱酸化炉からＲＴＮチャンバへ搬送す
る際、該ＲＴＮチャンバからＳｉＮ系絶縁膜成膜チャン
バへと搬送する際には、密閉されたボックス内にウェハ
を収納して搬送した。
【００２６】図１〜図５を用い、ＥＰＲＯＭの形成工程
について順に説明する。先ず、図１に示されるように、
素子分離領域２が形成されたシリコン基板１を酸素雰囲
気中にて熱処理し、このシリコン基板１表面を酸化させ
ることによって、Ｆ−Ｎトンネル酸化膜である第１のゲ
ート絶縁膜３を１０ｎｍなる厚さに形成した。
について順に説明する。先ず、図１に示されるように、
素子分離領域２が形成されたシリコン基板１を酸素雰囲
気中にて熱処理し、このシリコン基板１表面を酸化させ
ることによって、Ｆ−Ｎトンネル酸化膜である第１のゲ
ート絶縁膜３を１０ｎｍなる厚さに形成した。
【００２７】その後、１層目のポリシリコン層をウェハ
全面に亘って成膜して、これをフォトリソグラフィおよ
びドライエッチングにより所望の電極形状にパターニン
グすることにより、図２に示されるように、フローティ
ングゲート４を形成した。
全面に亘って成膜して、これをフォトリソグラフィおよ
びドライエッチングにより所望の電極形状にパターニン
グすることにより、図２に示されるように、フローティ
ングゲート４を形成した。
【００２８】次に、上述のウェハを熱酸化炉内で熱酸化
することによって、図３に示されるように、下層ＳｉＯ
系絶縁膜５を５ｎｍ厚に形成した。その後、熱酸化炉か
ら密閉されたボックス内にウェハを搬出し、このボック
スごとウェハを搬送してＲＴＮチャンバ内へウェハを搬
入した。そして、該ＲＴＮチャンバ内で下記条件のＲＴ
Ｎ処理を行った。
することによって、図３に示されるように、下層ＳｉＯ
系絶縁膜５を５ｎｍ厚に形成した。その後、熱酸化炉か
ら密閉されたボックス内にウェハを搬出し、このボック
スごとウェハを搬送してＲＴＮチャンバ内へウェハを搬
入した。そして、該ＲＴＮチャンバ内で下記条件のＲＴ
Ｎ処理を行った。
【００２９】ＲＴＮ処理条件（Ａ） 導入ガス ： ＮＨ3 ２５ｓｌｍ 温度 ： １０００℃ 時間 ： １分
【００３０】続いて、再び密閉されたボックスにてウェ
ハを搬送して減圧ＣＶＤ装置のチャンバ内へ載置し、下
記条件の減圧ＣＶＤ法によって、図４に示されるよう
に、ＳｉＮ系絶縁膜６を成膜した。
ハを搬送して減圧ＣＶＤ装置のチャンバ内へ載置し、下
記条件の減圧ＣＶＤ法によって、図４に示されるよう
に、ＳｉＮ系絶縁膜６を成膜した。
【００３１】減圧ＣＶＤ条件 導入ガス ： ＳｉＨ2 Ｃｌ2 ５ｓｃｃｍ ＮＨ3 ２００ｓｃｃｍ ガス圧 ： ２０Ｐａ 温度 ： ７６０℃
【００３２】その後、このＳｉＮ系絶縁膜６の表面を熱
酸化することにより、上層ＳｉＯ系絶縁膜７を形成し
た。これによって、下層ＳｉＯ系絶縁膜５，ＳｉＮ系絶
縁膜６，上層ＳｉＯ系絶縁膜７の３層よりなるＯＮＯ構
造の第２のゲート絶縁膜８が形成された。
酸化することにより、上層ＳｉＯ系絶縁膜７を形成し
た。これによって、下層ＳｉＯ系絶縁膜５，ＳｉＮ系絶
縁膜６，上層ＳｉＯ系絶縁膜７の３層よりなるＯＮＯ構
造の第２のゲート絶縁膜８が形成された。
【００３３】さらに、図５に示されるように、この上に
２層目のポリシリコン層を堆積させてパターニングする
ことにより、コントロールゲート９を形成して、２層ポ
リシリコン型ＥＰＲＯＭが完成した。
２層目のポリシリコン層を堆積させてパターニングする
ことにより、コントロールゲート９を形成して、２層ポ
リシリコン型ＥＰＲＯＭが完成した。
【００３４】実施例２ 本実施例に係るＳｉＮ系絶縁膜の形成方法は、ＲＴＮ処
理条件を下記のように変更した以外は、実施例１と同様
なものである。
理条件を下記のように変更した以外は、実施例１と同様
なものである。
【００３５】ＲＴＮ処理条件（Ｂ） 導入ガス ： ＮＨ3 ２５ｓｌｍ 温度 ： １０００℃ 時間 ： ２分
【００３６】実施例３ 本実施例に係るＳｉＮ系絶縁膜の形成方法は、ＲＴＮ処
理条件を下記のように変更した以外は、実施例１と同様
なものである。
理条件を下記のように変更した以外は、実施例１と同様
なものである。
【００３７】ＲＴＮ処理条件（Ｃ） 導入ガス ： ＮＨ3 ２５ｓｌｍ 温度 ： ９００℃ 時間 ： １分
【００３８】比較例１〜３ ここで、比較のため、下層ＳｉＯ系絶縁膜５の成膜後、
ＲＣＡ洗浄を行ってから、ＲＴＮ処理および減圧ＣＶＤ
法によってＳｉＮ系絶縁膜１６を成膜した。なお、上記
ＲＴＮ処理として、ＲＴＮ処理条件（Ａ）を適用したも
のを比較例１、ＲＴＮ処理条件（Ｃ）を適用したものを
比較例２、下記のＲＴＮ処理条件（Ｄ）を適用したもの
を比較例３に係るＳｉＮ系絶縁膜の形成方法とした。な
お、比較例１〜３共に、下層ＳｉＯ系絶縁膜５の成膜条
件およびＳｉＮ系絶縁膜１６成膜のための減圧ＣＶＤ条
件は実施例１と同様なものとした。
ＲＣＡ洗浄を行ってから、ＲＴＮ処理および減圧ＣＶＤ
法によってＳｉＮ系絶縁膜１６を成膜した。なお、上記
ＲＴＮ処理として、ＲＴＮ処理条件（Ａ）を適用したも
のを比較例１、ＲＴＮ処理条件（Ｃ）を適用したものを
比較例２、下記のＲＴＮ処理条件（Ｄ）を適用したもの
を比較例３に係るＳｉＮ系絶縁膜の形成方法とした。な
お、比較例１〜３共に、下層ＳｉＯ系絶縁膜５の成膜条
件およびＳｉＮ系絶縁膜１６成膜のための減圧ＣＶＤ条
件は実施例１と同様なものとした。
【００３９】ＲＴＮ処理条件（Ｄ） 導入ガス ： ＮＨ3 ２５ｓｌｍ 温度 ： ８００℃ 時間 ： １分
【００４０】比較例４ さらに比較例４として、下層ＳｉＯ系絶縁膜５の成膜
後、ＲＣＡ洗浄を行い、ＲＴＮ処理を行うことなく、減
圧ＣＶＤ法によるＳｉＮ系絶縁膜１６の成膜を行った。
なお、下層ＳｉＯ系絶縁膜５の成膜条件およびＳｉＮ系
絶縁膜１６成膜のための減圧ＣＶＤ条件は実施例１と同
様とした。
後、ＲＣＡ洗浄を行い、ＲＴＮ処理を行うことなく、減
圧ＣＶＤ法によるＳｉＮ系絶縁膜１６の成膜を行った。
なお、下層ＳｉＯ系絶縁膜５の成膜条件およびＳｉＮ系
絶縁膜１６成膜のための減圧ＣＶＤ条件は実施例１と同
様とした。
【００４１】比較例５ また、参考のため、比較例５として、シリコン基板１に
対して直接、減圧ＣＶＤ法によるＳｉＮ系絶縁膜１６の
成膜を行った。即ち、シリコン基板１に対してはＲＣＡ
洗浄やＲＴＮ処理を施すことなくＳｉＮ系絶縁膜１６を
成膜した。なお、ＳｉＮ系絶縁膜１６成膜のための減圧
ＣＶＤ条件は実施例１と同様とした。
対して直接、減圧ＣＶＤ法によるＳｉＮ系絶縁膜１６の
成膜を行った。即ち、シリコン基板１に対してはＲＣＡ
洗浄やＲＴＮ処理を施すことなくＳｉＮ系絶縁膜１６を
成膜した。なお、ＳｉＮ系絶縁膜１６成膜のための減圧
ＣＶＤ条件は実施例１と同様とした。
【００４２】成膜特性の評価 ここで、実施例１〜実施例３、比較例１〜比較例５によ
ってＳｉＮ系絶縁膜６，１６を形成する際のそれぞれの
インキュベーションタイムについて調べた。
ってＳｉＮ系絶縁膜６，１６を形成する際のそれぞれの
インキュベーションタイムについて調べた。
【００４３】なお、上記インキュベーションタイムは、
次のようにして求めた。先ず、原料ガスを導入し始めて
からの一定時間（成膜時間）経過後におけるＳｉＮ系絶
縁膜６，１６の膜厚をウェハ上の５点（センター，イー
スト，ウエスト，サウス，ノース）において調べ、横軸
に成膜時間、縦軸に膜厚をとったグラフ上に上記５点に
おける膜厚の平均値をプロットした。次に、成膜時間を
変えて同様のプロットを何点が作成して、各プロットを
結ぶ直線をひき、この直線を膜厚０ｎｍに外挿した点に
おける成膜時間を求めた。このときの成膜時間が、原料
ガスを導入してから実際に成膜が始まるまでの時間、即
ちインキュベーションタイムである。
次のようにして求めた。先ず、原料ガスを導入し始めて
からの一定時間（成膜時間）経過後におけるＳｉＮ系絶
縁膜６，１６の膜厚をウェハ上の５点（センター，イー
スト，ウエスト，サウス，ノース）において調べ、横軸
に成膜時間、縦軸に膜厚をとったグラフ上に上記５点に
おける膜厚の平均値をプロットした。次に、成膜時間を
変えて同様のプロットを何点が作成して、各プロットを
結ぶ直線をひき、この直線を膜厚０ｎｍに外挿した点に
おける成膜時間を求めた。このときの成膜時間が、原料
ガスを導入してから実際に成膜が始まるまでの時間、即
ちインキュベーションタイムである。
【００４４】図６に、実施例１によって成膜されるＳｉ
Ｎ系絶縁膜６について、成膜時間と膜厚との関係を測定
したものを□なるプロットにて示す。同様に、比較例
１，４によって成膜されるＳｉＮ系絶縁膜１６につい
て、成膜時間と膜厚との関係を測定したものをそれぞれ
△，▲なるプロットにて示す。なお、比較例１，４にお
いては、ウェハ間でのバラツキが大きかったが、任意に
選択したウェハでの測定結果を示す。
Ｎ系絶縁膜６について、成膜時間と膜厚との関係を測定
したものを□なるプロットにて示す。同様に、比較例
１，４によって成膜されるＳｉＮ系絶縁膜１６につい
て、成膜時間と膜厚との関係を測定したものをそれぞれ
△，▲なるプロットにて示す。なお、比較例１，４にお
いては、ウェハ間でのバラツキが大きかったが、任意に
選択したウェハでの測定結果を示す。
【００４５】そして、図６よりインキュベーションタイ
ムを求めると、実施例２においては４７秒、比較例１に
おいては７３秒、比較例４においては１５０秒となっ
た。
ムを求めると、実施例２においては４７秒、比較例１に
おいては７３秒、比較例４においては１５０秒となっ
た。
【００４６】実施例２，３、比較例２，３，５において
も、同様にインキュベーションタイムを求めた。この結
果を表１に示す。
も、同様にインキュベーションタイムを求めた。この結
果を表１に示す。
【００４７】
【表１】
【００４８】表１より、実施例１，２，３を比較する
と、インキュベーションタイムはＲＴＮ処理の処理温度
に依存し、処理温度が低いと明らかにインキュベーショ
ンタイムが長くなってしまうことがわかる。しかし、同
じ１０００℃にてＲＴＮ処理を行った実施例１と比較例
１とを比較すると、実施例１の方が著しくインキュベー
ションタイムが短いことがわかる。また、図６にて実施
例１と比較例１を比較すると、実施例１の方が、実際に
成膜が開始してからの膜厚の増加率についても大きく、
成膜速度が速いことがわかる。これより、ＲＣＡ洗浄を
省略することにより、インキュベーションタイムを大幅
に低減でき、且つ成膜速度も向上させることが可能とな
ることがわかる。
と、インキュベーションタイムはＲＴＮ処理の処理温度
に依存し、処理温度が低いと明らかにインキュベーショ
ンタイムが長くなってしまうことがわかる。しかし、同
じ１０００℃にてＲＴＮ処理を行った実施例１と比較例
１とを比較すると、実施例１の方が著しくインキュベー
ションタイムが短いことがわかる。また、図６にて実施
例１と比較例１を比較すると、実施例１の方が、実際に
成膜が開始してからの膜厚の増加率についても大きく、
成膜速度が速いことがわかる。これより、ＲＣＡ洗浄を
省略することにより、インキュベーションタイムを大幅
に低減でき、且つ成膜速度も向上させることが可能とな
ることがわかる。
【００４９】なお、実施例１，２においては、比較例５
との比較からわかるように、シリコン基板１上に直接成
膜する場合と同等にまでＳｉＮ系絶縁膜６の成長が容易
になっている。
との比較からわかるように、シリコン基板１上に直接成
膜する場合と同等にまでＳｉＮ系絶縁膜６の成長が容易
になっている。
【００５０】一方、比較例１〜４においては、インキュ
ベーションタイムのバラツキが大きいため、インキュベ
ーションタイムの値だけを比較することが難しい。しか
し、比較例１と比較例４について、図６にて成膜速度を
比較すると、ＲＴＮ処理の有無による成膜速度の差は殆
ど見られないことがわかる。
ベーションタイムのバラツキが大きいため、インキュベ
ーションタイムの値だけを比較することが難しい。しか
し、比較例１と比較例４について、図６にて成膜速度を
比較すると、ＲＴＮ処理の有無による成膜速度の差は殆
ど見られないことがわかる。
【００５１】ここで、実施例１〜実施例３、比較例１〜
比較例５によって成膜されたＳｉＮ系絶縁膜６，１６の
膜質について、断面ＴＥＭ（透過型電子顕微鏡）および
ＦＴ−ＩＲ（フーリエ変換−赤外線吸収スペクトル）法
により調べた。この結果、実施例１〜実施例３によって
成膜されたＳｉＮ系絶縁膜６の膜質は、比較例１〜４に
よって成膜されたＳｉＮ系絶縁膜１６の膜質より優れて
おり、比較例５によって成膜されたものと比較しても同
等の膜質を有していた。
比較例５によって成膜されたＳｉＮ系絶縁膜６，１６の
膜質について、断面ＴＥＭ（透過型電子顕微鏡）および
ＦＴ−ＩＲ（フーリエ変換−赤外線吸収スペクトル）法
により調べた。この結果、実施例１〜実施例３によって
成膜されたＳｉＮ系絶縁膜６の膜質は、比較例１〜４に
よって成膜されたＳｉＮ系絶縁膜１６の膜質より優れて
おり、比較例５によって成膜されたものと比較しても同
等の膜質を有していた。
【００５２】また、実施例１〜実施例３、比較例１〜比
較例４によって成膜されたＳｉＮ系絶縁膜６，１６を第
２のゲート絶縁膜８の一部として用いたＥＰＲＯＭにつ
いて、定電流ＴＤＤＢ（Time Dependent Dielectric Br
eakdown ）法により絶縁破壊を起こすまでの電荷量ＱBD
を測定した。
較例４によって成膜されたＳｉＮ系絶縁膜６，１６を第
２のゲート絶縁膜８の一部として用いたＥＰＲＯＭにつ
いて、定電流ＴＤＤＢ（Time Dependent Dielectric Br
eakdown ）法により絶縁破壊を起こすまでの電荷量ＱBD
を測定した。
【００５３】この結果、実施例１〜実施例３によって成
膜されたＳｉＮ系絶縁膜６を用いたＥＰＲＯＭの方が、
比較例１〜比較例４によって成膜されたＳｉＮ系絶縁膜
１６を用いたものよりＱBDの値が大きく、実施例１〜実
施例３によって成膜されたＳｉＮ系絶縁膜６は、膜質が
改善された分、絶縁膜としての特性も向上していること
がわかった。
膜されたＳｉＮ系絶縁膜６を用いたＥＰＲＯＭの方が、
比較例１〜比較例４によって成膜されたＳｉＮ系絶縁膜
１６を用いたものよりＱBDの値が大きく、実施例１〜実
施例３によって成膜されたＳｉＮ系絶縁膜６は、膜質が
改善された分、絶縁膜としての特性も向上していること
がわかった。
【００５４】以上、本発明に係るＳｉＮ系絶縁膜の形成
方法を適用した例について説明したが、本発明は上述の
実施例に限定されるものではない。例えば、ＲＴＮ処理
条件やＳｉＮ系絶縁膜６を成膜するためのＣＶＤ条件は
上述したものに限られず、適宜変更可能である。また、
下層ＳｉＯ系絶縁膜５や上層ＳｉＯ系絶縁膜７を形成す
る方法等も上述したものに限られず、例えばこれらをＣ
ＶＤ法によって形成してもよい。さらに、ウェハを大気
から遮断された状態に維持するための方法も、上述した
ボックス搬送に限られず、マルチチャンバ等を用いるこ
とによって実現してもよい。
方法を適用した例について説明したが、本発明は上述の
実施例に限定されるものではない。例えば、ＲＴＮ処理
条件やＳｉＮ系絶縁膜６を成膜するためのＣＶＤ条件は
上述したものに限られず、適宜変更可能である。また、
下層ＳｉＯ系絶縁膜５や上層ＳｉＯ系絶縁膜７を形成す
る方法等も上述したものに限られず、例えばこれらをＣ
ＶＤ法によって形成してもよい。さらに、ウェハを大気
から遮断された状態に維持するための方法も、上述した
ボックス搬送に限られず、マルチチャンバ等を用いるこ
とによって実現してもよい。
【００５５】本実施例ではＥＰＲＯＭの第２ゲート絶縁
膜を形成するに際して本発明を適用したが、ＥＥＰＲＯ
Ｍの第２ゲート絶縁膜を形成する場合も、同様に適用で
きる。もちろん、ＳｉＯ系絶縁膜上に成長させやすく、
且つ膜質もよいＳｉＮ系絶縁膜を形成するための方法と
して、ＥＰＲＯＭやＥＥＰＲＯＭの第２のゲート絶縁膜
の作成工程以外にも適用可能である。
膜を形成するに際して本発明を適用したが、ＥＥＰＲＯ
Ｍの第２ゲート絶縁膜を形成する場合も、同様に適用で
きる。もちろん、ＳｉＯ系絶縁膜上に成長させやすく、
且つ膜質もよいＳｉＮ系絶縁膜を形成するための方法と
して、ＥＰＲＯＭやＥＥＰＲＯＭの第２のゲート絶縁膜
の作成工程以外にも適用可能である。
【００５６】
【発明の効果】以上の説明から明かなように、本発明を
適用すると、ＣＶＤ法によるＳｉＮ系絶縁膜の成膜に際
してインキュベーションタイムを大幅に短縮させ、この
インキュベーションタイムのバラツキも低減することが
できる。これにより、ＳｉＮ系絶縁膜の膜厚の安定化を
図ることができる。これにより、このＳｉＮ系絶縁膜を
不揮発性メモリのゲート絶縁膜の一部として形成する
と、作製されたメモリ素子の動作特性が均一化できるの
で、品質の均一化が図れる。
適用すると、ＣＶＤ法によるＳｉＮ系絶縁膜の成膜に際
してインキュベーションタイムを大幅に短縮させ、この
インキュベーションタイムのバラツキも低減することが
できる。これにより、ＳｉＮ系絶縁膜の膜厚の安定化を
図ることができる。これにより、このＳｉＮ系絶縁膜を
不揮発性メモリのゲート絶縁膜の一部として形成する
と、作製されたメモリ素子の動作特性が均一化できるの
で、品質の均一化が図れる。
【００５７】また、ＳｉＮ系絶縁膜の膜質も向上させる
ことができるため、このＳｉＮ系絶縁膜を不揮発性メモ
リのゲート絶縁膜の一部として用いると、絶縁破壊を起
こすまでの電荷量ＱBDを増大させ、不揮発性メモリの信
頼性を向上させることができる。
ことができるため、このＳｉＮ系絶縁膜を不揮発性メモ
リのゲート絶縁膜の一部として用いると、絶縁破壊を起
こすまでの電荷量ＱBDを増大させ、不揮発性メモリの信
頼性を向上させることができる。
【００５８】さらに、本発明においては、従来ＳｉＮ系
絶縁膜の成膜前に行われてきた洗浄工程を省略できるた
め、生産性が向上し、工業的価値が高い。
絶縁膜の成膜前に行われてきた洗浄工程を省略できるた
め、生産性が向上し、工業的価値が高い。
【図１】本発明を適用してＥＰＲＯＭを製造する工程を
示すものであり、シリコン基板に素子分離領域と第１の
ゲート絶縁膜が形成された状態を模式的に示す断面図で
ある。
示すものであり、シリコン基板に素子分離領域と第１の
ゲート絶縁膜が形成された状態を模式的に示す断面図で
ある。
【図２】図１のウェハに対してフローティングゲートが
形成された状態を模式的に示す断面図である。
形成された状態を模式的に示す断面図である。
【図３】図２のウェハに対して下層ＳｉＯ系絶縁膜を形
成した後、ＲＴＮ処理を施す状態を模式的に示す断面図
である。
成した後、ＲＴＮ処理を施す状態を模式的に示す断面図
である。
【図４】下層ＳｉＯ系絶縁膜，ＳｉＮ系絶縁膜，上層Ｓ
ｉＯ系絶縁膜よりなる第２のゲート絶縁膜が形成された
状態を模式的に示す断面図である。
ｉＯ系絶縁膜よりなる第２のゲート絶縁膜が形成された
状態を模式的に示す断面図である。
【図５】図４のウェハに対してコントロールゲートが形
成された状態を模式的に示す断面図である。
成された状態を模式的に示す断面図である。
【図６】インキュベーションタイムを求めるために、Ｓ
ｉＮ系絶縁膜の成膜時間と堆積した膜厚との関係をプロ
ットした特性図である。
ｉＮ系絶縁膜の成膜時間と堆積した膜厚との関係をプロ
ットした特性図である。
１ シリコン基板 ２ 素子分離領域 ３ 第１のゲート絶縁膜 ４ フローティングゲート ５ 下層ＳｉＯ系絶縁膜 ６ ＳｉＮ系絶縁膜 ７ 上層ＳｉＯ系絶縁膜 ８ 第２のゲート絶縁膜 ９ コントロールゲート
Claims (2)
- 【請求項１】 基板上のＳｉＯ系絶縁膜上にＳｉＮ系絶
縁膜を形成するに際し、 ＳｉＯ系絶縁膜を所定の閉鎖雰囲気下で成膜後、前記基
板を大気から遮断された状態に維持したまま急速熱窒化
処理およびＣＶＤを順次行うことによりＳｉＮ系絶縁膜
を成膜することを特徴とするＳｉＮ系絶縁膜の形成方
法。 - 【請求項２】 前記ＳｉＮ系絶縁膜を、不揮発性メモリ
素子のゲート絶縁膜の一部として成膜することを特徴と
する請求項１記載のＳｉＮ系絶縁膜の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9034094A JPH07297182A (ja) | 1994-04-27 | 1994-04-27 | ＳｉＮ系絶縁膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9034094A JPH07297182A (ja) | 1994-04-27 | 1994-04-27 | ＳｉＮ系絶縁膜の形成方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002006334A Division JP2002305259A (ja) | 2002-01-15 | 2002-01-15 | 不揮発性メモリ素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07297182A true JPH07297182A (ja) | 1995-11-10 |
Family
ID=13995799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9034094A Pending JPH07297182A (ja) | 1994-04-27 | 1994-04-27 | ＳｉＮ系絶縁膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07297182A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100232194B1 (ko) * | 1996-08-29 | 1999-12-01 | 김영환 | 박막의 장력조절방법 |
| KR100426758B1 (ko) * | 2000-10-19 | 2004-04-13 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| US6849497B2 (en) | 2002-11-26 | 2005-02-01 | Oki Electric Industry Co., Ltd. | Method of fabricating a semiconductor integrated circuit including a capacitor formed on a single insulating substrate layer having lower boron dose in the vicinity of the surface thereof |
| JP2007311721A (ja) * | 2006-05-22 | 2007-11-29 | Toshiba Corp | 半導体装置 |
| US8753984B2 (en) | 2010-12-21 | 2014-06-17 | Tokyo Electron Limited | Method and apparatus for forming silicon nitride film |
| JP2017174902A (ja) * | 2016-03-22 | 2017-09-28 | 東京エレクトロン株式会社 | 半導体装置の製造方法及び半導体装置の製造システム |
-
1994
- 1994-04-27 JP JP9034094A patent/JPH07297182A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100232194B1 (ko) * | 1996-08-29 | 1999-12-01 | 김영환 | 박막의 장력조절방법 |
| KR100426758B1 (ko) * | 2000-10-19 | 2004-04-13 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| US6849497B2 (en) | 2002-11-26 | 2005-02-01 | Oki Electric Industry Co., Ltd. | Method of fabricating a semiconductor integrated circuit including a capacitor formed on a single insulating substrate layer having lower boron dose in the vicinity of the surface thereof |
| JP2007311721A (ja) * | 2006-05-22 | 2007-11-29 | Toshiba Corp | 半導体装置 |
| US8753984B2 (en) | 2010-12-21 | 2014-06-17 | Tokyo Electron Limited | Method and apparatus for forming silicon nitride film |
| KR20160002613A (ko) | 2010-12-21 | 2016-01-08 | 도쿄엘렉트론가부시키가이샤 | 질화 실리콘막의 성막 방법 및 성막 장치 |
| JP2017174902A (ja) * | 2016-03-22 | 2017-09-28 | 東京エレクトロン株式会社 | 半導体装置の製造方法及び半導体装置の製造システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020205 |