KR100426758B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100426758B1
KR100426758B1 KR10-2001-0038053A KR20010038053A KR100426758B1 KR 100426758 B1 KR100426758 B1 KR 100426758B1 KR 20010038053 A KR20010038053 A KR 20010038053A KR 100426758 B1 KR100426758 B1 KR 100426758B1
Authority
KR
South Korea
Prior art keywords
insulating film
film
gate insulating
gate
transistor
Prior art date
Application number
KR10-2001-0038053A
Other languages
English (en)
Other versions
KR20020033037A (ko
Inventor
오따가즈노부
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20020033037A publication Critical patent/KR20020033037A/ko
Application granted granted Critical
Publication of KR100426758B1 publication Critical patent/KR100426758B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

[과제] 저소비 전력으로 또한 고속으로 동작하는 절연 게이트형의 트랜지스터를 포함하는 반도체 장치 및 그 제조 방법을 얻는다.
[해결수단] Si 기판(1)의 트랜지스터 형성 영역의 표면 내에 선택적으로 두개의 소스·드레인 영역(9)이 형성되고, Si 기판(1)에 있어서의 소스·드레인 영역(9, 9) 사이인 채널 영역 상에 적층 게이트 절연막(25)이 형성되고, 적층 게이트 절연막(25) 상에 게이트 전극(3)이 형성된다. 적층 게이트 절연막(25)은 각각이 SiO2보다도 높은 유전률을 갖는 HfSiO2막(21), HfO막(22) 및 HfSiO2막(23)의 3층 구조로 형성되고, HfSiO2막(21)은 HfO2막(22)보다도 Si 기판(1)과의 계면에서의 반응성이 낮고, HfSiO2막(23)은 HfO2막(22)보다도 게이트 전극(3)(폴리실리콘층(4))과의 계면에서의 반응성이 낮다.

Description

반도체 장치 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치의 구조 및 그 제조 방법에 관한 것으로, 특히 MOS 트랜지스터 등의 게이트 절연형의 트랜지스터의 게이트 절연막의 구조에 관한 것이다.
<MOS 트랜지스터 구조>
도 30은 종래의 MOS 트랜지스터의 구조를 나타내는 단면도이다. 도 30에 도시한 바와 같이, Si 기판(1)의 소자 분리 산화막(15, 15) 내의 트랜지스터 형성 영역에 MOS 트랜지스터가 제조된다.
즉, Si 기판(1)의 트랜지스터 형성 영역의 표면 내에 선택적으로 두개의 소스·드레인 영역(9)이 형성되고, Si 기판(1)에 있어서의 소스·드레인 영역(9, 9) 사이의 채널 영역 상에 게이트 절연막(2)이 형성되고, 게이트 절연막(2) 상에 게이트 전극(3)이 형성되며, 게이트 전극(3)의 측면에 측벽(16)이 형성된다.
게이트 전극(3)은 폴리실리콘층(4)과 그 상부에 형성된 실리사이드층(11)으로 이루어지고, 소스·드레인 영역(9)으로부터 측벽(16) 아래로 신장되어 확장 영역(8)이 형성되고, 소스·드레인 영역(9) 상에는 실리사이드 영역(10)이 형성된다.
게이트 절연막(2)은 산화막 혹은 산화 질화막 혹은 그 적층막으로 구성되어 있다. 게이트 전극(3)은 도 30의 예에서는 주로 폴리실리콘층(4)으로 형성되어 있지만, 비정질 실리콘을 구성 재료로 하여도 좋다.
<제조 방법>
이하, 도 30에 도시한 구조의 MOS 트랜지스터의 제조 방법을 설명한다.
우선, Si 기판(1)을 소자 분리 산화막(15)에 의한 트렌치 분리 등의 소자 분리 구조로 분할한다. 그 후, Si 기판(1)의 전면을 열산화하여 게이트 절연막(2)을 형성한다. 또한 게이트 절연막(2) 상에 폴리실리콘층(4)을 적층한다.
그리고, 폴리실리콘층(4) 상에 하드 마스크가 되는 TEOS 등의 산화막을 형성하고, 사진 제판에 의해서 산화막을 패터닝한다. 계속해서, 패터닝된 산화막(하드 마스크)을 마스크로 하여 폴리실리콘층(4)에 대하여 이방성 에칭 처리를 행하여 게이트 가공한다.
그 후, 게이트 가공된 폴리실리콘층(4)을 마스크로 하여 불순물 이온 주입 처리를 행하여 불순물 확산 영역[확장 영역(8) 및 소스·드레인 영역(9)]을 형성한 후, 게이트 가공된 폴리실리콘층(4)의 측면에 측벽(16)을 형성한다. 이 때, 측벽(16) 아래의 불순물 확산 영역이 확장 영역(8)이 된다.
계속해서, 게이트 가공된 폴리실리콘층(4) 및 측벽(16)을 마스크로 하여 불순물 이온 주입을 행하여, 확장 영역(8)에 인접하여 소스·드레인 영역(9)을 형성한다.
그 후, 하드 마스크인 산화막의 에칭을 행하여 게이트 가공된 폴리실리콘층(4)의 상면을 노출시킨 후, 코발트 등 금속을 웨이퍼 전면에 적층시켜 어닐링을 행한다.
그렇게 하면, 게이트 가공된 폴리실리콘층(4)의 상부 및 소스·드레인 영역(9)의 상층부는 실리사이드화되어 각각 실리사이드층(11) 및 실리사이드 영역(10)이 형성된다. 그리고, 미반응의 메탈을 웨트 에칭으로 제거한다.
상술한 공정을 거쳐, 도 30에 도시한 MOS 트랜지스터 구조가 완성되고, 이후는, 도 30에는 도시하지 않은 층간 절연막을 형성하고, 배선 등을 행함으로써, MOS 트랜지스터를 포함하는 반도체 장치가 완성된다.
도 30에 도시한 바와 같은 MOS 트랜지스터를 포함하는 반도체 장치는 세대가 진행됨에 따라서, 전원 전압을 저전압화하여 소비 전력을 저감하고 또한 구동 전류를 향상시킬 필요가 생겼다.
즉, MOS 트랜지스터를 포함하는 반도체 장치의 저소비 전력화·고속화를 실현하기 위해서는 전원 전압을 내리고 또한 구동 전류를 증대시킬 필요가 있고, 종래는 주로 MOS 트랜지스터에 있어서 SiO2(를 재료로 한) 게이트 절연막의 박막화에 의해서 실현하였다.
도 31은 도 30에 도시한 MOS 트랜지스터가 NMOS 구조인 경우의 오프 동작 상태를 나타내는 설명도이다. 도 31에 도시한 바와 같이, 두개의 소스·드레인 영역(9)[실리사이드 영역(10)] 중 한쪽에 소스 단자(12)를 설치하고, 다른쪽에 드레인 단자(13)를 설치하고, 게이트 전극(3) 상에 게이트 단자(14)를 설치하고, Si 기판(1)에 기판 전위 단자(17)를 설치하고 있다. 그리고, 소스 단자(12), 게이트 단자(14) 및 기판 전위 단자(17)의 전위를 0V, 드레인 단자(13)의 전위를 1.5V로 설정하고 있다.
그러나, SiO2게이트 절연막을 박막화하여 3㎚ 이하의 막 두께로 하면, 도 31에 도시한 바와 같이, 게이트 절연막(2)을 통한 직접 터널에 의한 게이트 누설 전류 I1이 현저해지고, 통상의 채널을 경로로 하는 누설 전류 I2와 비교하여 동등 혹은 그 이상이 되어 무시할 수 없는 레벨로 된다. 즉, LSI의 대기 전력(대기 상태에 있어서의 전력)이 무시할 수 없는 레벨로 커지게 되고, 이 이상 게이트 절연막의 박막화에 의한 트랜지스터의 성능 향상을 도모할 수 없다.
이와 같이, 저소비 전력화 및 고속 동작을 도모하는 MOS 트랜지스터의 게이트 절연막으로서 SiO2라는 재료가 한계에 도달하였고, 그것을 타파하는 게이트 절연막 재료·구조가 탐구되고 있다. 그 중에서는 HfO2, ZrO2등의 SiO2보다도 높은 유전률을 갖는 고유전체 재료가 MOS 트랜지스터가 제조되는 Si 기판과의 반응성도 낮기 때문에 유망시되고 있다.
그러나, 상술한 고유전체 재료를 게이트 절연막에 이용하여도, 게이트 절연막 적층 후의 고온 프로세스에 있어서 이미 Si 기판과 반응하게 되어 Si 기판 사이에 산화막을 형성하는 것이 알려져 있다. Si 기판 사이에 형성되는 산화막은 고유전체 재료를 이용하여 큰 캐패시턴스가 얻어진 게이트 캐패시터 구조의 유전률을 감소시킨다. 또한, Si 기판과의 계면 반응에 의해서 얻어진 산화막은 평탄하지 않고 불균일하게 형성되어 있기 때문에, 게이트 절연막 아래에 형성되는 Si 기판 내의 채널 중의 캐리어의 이동도가 감소하게 되어, 결국, 구동 전류가 감소된다고 하는 문제점이 있었다.
본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로, 저소비 전력으로 또한 고속으로 동작하는 절연 게이트형의 트랜지스터를 포함하는 반도체 장치 및 그 제조 방법을 얻는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1인 반도체 장치에서 이용되는 MOS 트랜지스터의 구조를 나타내는 단면도.
도 2는 실시예 1의 제조 방법을 나타내는 단면도.
도 3은 실시예 1의 제조 방법을 나타내는 단면도.
도 4는 실시예 1의 제조 방법을 나타내는 단면도.
도 5는 실시예 1의 제조 방법을 나타내는 단면도.
도 6은 실시예 1의 제조 방법을 나타내는 단면도.
도 7은 실시예 1의 제조 방법을 나타내는 단면도.
도 8은 실시예 1의 제조 방법을 나타내는 단면도.
도 9는 실시예 1의 제조 방법을 나타내는 단면도.
도 10은 실시예 1의 제조 방법을 나타내는 단면도.
도 11은 실시예 1의 제조 방법을 나타내는 단면도.
도 12는 실시예 1의 제조 방법을 나타내는 단면도.
도 13은 실시예 1의 제조 방법을 나타내는 단면도.
도 14는 실시예 1의 제조 방법을 나타내는 단면도.
도 15는 실시예 1의 제조 방법을 나타내는 단면도.
도 16은 실시예 1의 제조 방법을 나타내는 단면도.
도 17은 실시예 1의 제조 방법을 나타내는 단면도.
도 18은 실시예 1의 제조 방법을 나타내는 단면도.
도 19는 본 발명의 실시예 2인 반도체 장치에서 이용되는 MOS 트랜지스터의 구조를 나타내는 단면도.
도 20은 실시예 2의 제조 방법을 나타내는 단면도.
도 21은 실시예 2의 제조 방법을 나타내는 단면도.
도 22는 실시예 2의 제조 방법을 나타내는 단면도.
도 23은 실시예 2의 제조 방법을 나타내는 단면도.
도 24는 실시예 2의 제조 방법을 나타내는 단면도.
도 25는 실시예 2의 제조 방법을 나타내는 단면도.
도 26은 실시예 2의 제조 방법을 나타내는 단면도.
도 27은 실시예 2의 제조 방법을 나타내는 단면도.
도 28은 실시예 2의 제조 방법을 나타내는 단면도.
도 29는 실시예 2의 제조 방법을 나타내는 단면도.
도 30은 종래의 MOS 트랜지스터의 구조를 나타내는 단면도.
도 31은 종래의 MOS 트랜지스터 문제점을 지적하는 설명도.
<도면의 주요 부분에 대한 부호의 설명>
1 : Si 기판
3 : 게이트 전극
9 : 소스·드레인 영역
20 : SiO2막
21, 23 : HfSiO2막
22 : HfO2막
25, 26 : 적층 게이트 절연막
A1 : 고전압 동작 영역
A2 : 저전압 동작 영역
Q1 : 고전압용 MOS 트랜지스터
Q2 : 저전압용 MOS 트랜지스터
본 발명에 따른 반도체 장치는 실리콘 기판에 제조된 절연 게이트형의 트랜지스터를 포함하는 반도체 장치에 있어서, 상기 트랜지스터는 상기 실리콘 기판 상에 선택적으로 형성된 게이트 절연막 - 상기 게이트 절연막 아래의 상기 실리콘 기판의 표면이 채널 영역으로서 규정됨- 과, 상기 게이트 절연막 상에 형성된 폴리실리콘으로 이루어지는 게이트 전극과, 상기 실리콘 기판의 표면 내에 상기 채널 영역을 사이에 두고 형성된 제1 및 제2 소스·드레인 영역을 포함하고, 상기 게이트 절연막은 실리콘 산화막보다도 유전률이 높은 재질을 포함하여 형성되며, 상층부, 중앙부 및 하층부로 이루어지고, 상기 하층부는 상기 중앙부에 비해 상기 실리콘 기판과의 반응성이 낮고, 상기 상층부는 상기 중앙부에 비해 상기 게이트 전극과의 반응성이 낮다.
또한, 본 발명에 따른 반도체 장치에 있어서, 상기 게이트 절연막은 각각이 실리콘 산화막보다도 유전률이 높은 제1∼ 제3 고유전체 절연막을 갖고, 상기 제1∼제3 고유전체 절연막은 제1∼제3 순으로 적층되며, 상기 하층부는 상기 제1 고유전체 절연막을 포함하고, 상기 중앙부는 상기 제2 고유전체 절연막을 포함하며, 상기 상층부는 상기 제3 고유전체 절연막을 포함한다.
또한, 본 발명에 따른 반도체 장치에 있어서, 상기 트랜지스터는 제1 및 제2 트랜지스터를 포함하고, 상기 제1 및 제2 트랜지스터는 각각 상기 게이트 절연막, 상기 게이트 전극 및 상기 제1 및 제2 소스·드레인 영역을 갖고, 상기 제1 트랜지스터의 상기 게이트 절연막의 막 두께를 상기 제2 트랜지스터의 상기 게이트 절연막의 막 두께보다 두껍게 하고 있다.
또한, 본 발명에 따른 반도체 장치에 있어서, 상기 제1 트랜지스터의 상기 게이트 절연막인 제1 게이트 절연막은 절연막과 각각이 실리콘 산화막보다도 유전률이 높은 제1∼제3 고유전체 절연막을 갖고, 상기 절연막, 상기 제1∼제3 고유전체 절연막의 순으로 적층되며, 상기 제1 게이트 절연막의 상기 하층부는 상기 절연막 및 상기 제1 고유전체 절연막을 포함하고, 상기 제1 게이트 절연막의 상기 중앙부는 상기 제2 고유전체 절연막을 포함하며, 상기 제1 게이트 절연막의 상기 상층부는 상기 제3 고유전체 절연막을 포함하고, 상기 제2 트랜지스터의 상기 게이트 절연막인 제2 게이트 절연막은 각각이 실리콘 산화막보다도 유전률이 높은 제4∼제6 고유전체 절연막을 갖고, 상기 제4∼제6 고유전체 절연막은 제4∼제6 순으로 적층되고, 상기 제2 게이트 절연막의 상기 하층부는 상기 제4 고유전체 절연막을 포함하고, 상기 제2 트랜지스터의 게이트 절연막인 제2 게이트 절연막의 상기 중앙부는 상기 제5 고유전체 절연막을 포함하고, 상기 제2 게이트 절연막의 상기 상층부는 상기 제6 고유전체 절연막을 포함한다.
또한, 본 발명에 따른 반도체 장치에 있어서, 상기 제1 및 제4 고유전체 절연막은 동일 재료로 형성되고, 상기 제2 및 제5 고유전체 절연막은 동일 재료로 형성되며, 상기 제3 및 제6 고유전체 절연막은 동일 재료로 형성된다.
본 발명에 따른 반도체 장치의 제조 방법은, 실리콘 기판에 제조된 절연 게이트형의 트랜지스터를 포함하는 반도체 장치의 제조 방법에 있어서, (a) 상기 실리콘 기판 상에 선택적으로 게이트 절연막을 형성하는 단계 - 상기 게이트 절연막 아래의 상기 실리콘 기판의 표면이 채널 영역으로서 규정됨 - 와, (b) 상기 게이트 절연막 상에 폴리실리콘으로 이루어지는 게이트 전극을 형성하는 단계와, (c) 상기 실리콘 기판의 표면 내에 상기 채널 영역을 사이에 두고 제1 및 제2 소스·드레인 영역을 형성하는 단계 - 상기 제1 및 제2 소스·드레인 영역, 상기 게이트 절연막 및 상기 게이트 전극에 의해서 상기 트랜지스터가 규정됨 - 를 포함하고, 상기 게이트 절연막은 실리콘 산화막보다도 유전률이 높은 재질을 포함하여 형성되며, 상층부, 중앙부 및 하층부로 이루어지고, 상기 하층부는 상기 중앙부에 비해 상기 실리콘 기판과의 반응성이 낮고, 상기 상층부는 상기 중앙부에 비해 상기 게이트 전극과의 반응성이 낮다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 있어서, 상기 게이트 절연막은 실리콘 산화막보다도 유전률이 높은 제1∼제3 고유전체 절연막을 갖고, 상기 하층부는 상기 제1 고유전체 절연막을 포함하며, 상기 중앙부는 상기 제2 고유전체 절연막을 포함하고, 상기 상층부는 상기 제3 고유전체 절연막을 포함하며, 상기 단계 (a)는, (a-1) 상기 실리콘 기판 상에 상기 제1 고유전체 절연막을 형성하는 단계와, (a-2) 상기 제1 고유전체 절연막 상에 상기 제2 고유전체 절연막을 형성하는 단계와, (a-3) 상기 제2 고유전체 절연막 상에 상기 제3 고유전체 절연막을 형성하는 단계를 포함한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 있어서, 상기 트랜지스터는 상기 실리콘 기판에 있어서의 제1 및 제2 형성 영역에 형성되는 제1 및 제2 트랜지스터를 포함하고, 상기 제1 및 제2 트랜지스터는 각각 상기 게이트 절연막, 상기 게이트 전극 및 상기 제1 및 제2 소스·드레인 영역을 갖고, 상기 단계 (a)는 상기 제1 트랜지스터의 상기 게이트 절연막의 막 두께를 상기 제2 트랜지스터의 상기 게이트 절연막의 막 두께보다 두껍게 형성하는 단계를 포함한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 있어서, 상기 제1 트랜지스터의 상기 게이트 절연막인 제1 게이트 절연막은 절연막과 실리콘 산화막보다도유전률이 높은 제1∼제3 고유전체 절연막을 갖고, 상기 제1 게이트 절연막의 상기 하층부는 상기 절연막 및 상기 제1 고유전체 절연막을 포함하고, 상기 제1 게이트 절연막의 상기 중앙부는 상기 제2 고유전체 절연막을 포함하며, 상기 제1 게이트 절연막의 상기 상층부는 상기 제3 고유전체 절연막을 포함하고, 상기 제2 트랜지스터의 상기 게이트 절연막인 제2 게이트 절연막은 실리콘 산화막보다도 유전률이 높은 제4∼제6 고유전체 절연막을 갖고, 상기 제2 게이트 절연막의 상기 하층부는 상기 제4 고유전체 절연막을 포함하고, 상기 제2 게이트 절연막의 상기 중앙부는 상기 제5 고유전체 절연막을 포함하며, 상기 제2 게이트 절연막의 상기 상층부는 상기 제6 고유전체 절연막을 포함하고, 상기 단계 (a)는, (a-1) 상기 제1 형성 영역 상에 제2 절연막을 형성하는 단계와, (a-2) 상기 절연막 상에 상기 제1 고유전체 절연막을 형성하는 단계와, (a-3) 상기 제1 고유전체 절연막 상에 상기 제2 고유전체 절연막을 형성하는 단계와, (a-4) 상기 제2 고유전체 절연막 상에 상기 제3 고유전체 절연막을 형성하는 단계와, (a-5) 상기 제2 형성 영역 상에 상기 제4 고유전체 절연막을 형성하는 단계와, (a-6) 상기 제4 고유전체 절연막 상에 상기 제5 고유전체 절연막을 형성하는 단계와, (a-7) 상기 제5 고유전체 절연막 상에 상기 제6 고유전체 절연막을 형성하는 단계를 포함한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 있어서, 상기 제1 및 제4 고유전체 절연막은 동일 재료로 형성되고, 상기 제2 및 제5 고유전체 절연막은 동일 재료로 형성되며, 상기 제3 및 제6 고유전체 절연막은 동일 재료로 형성되고, 상기 단계 (a-2) 및 (a-5)는 동시에 실행되며, 상기 단계 (a-3) 및 (a-6)은 동시에실행되고, 상기 단계 (a-4) 및 (a-7)은 동시에 실행된다.
<< 실시예 1>>
<원리>
고유전체 재료를 게이트 절연막에 이용한 경우에, Si 기판과의 계면 반응을 줄이기 위해서, 예를 들면 HfO2등의 고유전체 재료와 Si 기판 사이에 HfO2에 비해 유전률은 보다 낮지만 Si와의 반응성은 낮고, SiO2보다는 유전률이 높은 HfSiO2층 등의 실리케이트층을 개삽하는 2층 게이트 절연막 구조가 제안되어 있다.
그러나, 이 구조에서는 게이트 전극에 금속을 이용하였을 때는 문제가 없지만, 종래 구조대로 게이트 전극에 폴리실리콘을 이용하였을 때는 폴리실리콘과 고유전체 게이트 절연막 사이에 산화막이 형성되기 때문에, 유효 유전률의 감소, 채널의 이동도 감소가 발생하게 된다.
한편, 게이트 전극에 금속을 이용하였다고 해도 금속은 통상 프로세스에서 이용되는 세정 약액에 녹기 쉽고, 일함수(work function)를 제어하기 어렵기 때문에 임계치 전압을 자유롭게 제어할 수 없는 등의 다른 성능면에 문제가 발생된다.
본 발명은 임계치 전압의 제어성 등의 성능을 중시하여 폴리실리콘을 게이트 전극으로서 이용하는 것을 전제로 하고, 폴리실리콘과의 계면 반응이 생기지 않은 구조를 얻기 위해, 상기 2층 게이트 절연막 구조 외에 HfO2등의 고유전체 재료와 폴리실리콘 사이에 HfO2에 비해 Si와의 반응성은 낮고 SiO2보다는 유전률이 높은 HfSiO2층 등의 실리케이트층을 더 개삽하는 3층 게이트 절연막 구조의 적층 게이트 절연막을 제안한다.
<구조>
도 1은 본 발명의 실시예 1인 반도체 장치에서 이용되는 MOS 트랜지스터의 구조를 나타내는 단면도이다. 도 1에 도시한 바와 같이, Si 기판(1)의 소자 분리 산화막(15, 15) 내의 트랜지스터 형성 영역에 MOS 트랜지스터가 제조된다.
즉, Si 기판(1)의 트랜지스터 형성 영역의 표면 내에 선택적으로 두개의 소스·드레인 영역(9)이 형성되고, Si 기판(1)에 있어서의 소스·드레인 영역(9, 9) 사이인 채널 영역 상에 적층 게이트 절연막(25)이 형성된다. 적층 게이트 절연막(25)은 각각이 SiO2보다도 높은 유전률을 갖는 HfSiO2막(21), HfO2막(22) 및 HfSiO2막(23)의 3층 구조로 형성된다.
HfSiO2막(21)은 HfO2막(22)보다도 Si 기판(1)과의 계면에서의 반응성이 낮고, HfSiO2막(23)은 HfO2막(22)보다도 게이트 전극(3)[폴리실리콘층(4)]과의 계면에서의 반응성이 낮다.
적층 게이트 절연막(25) 상에 게이트 전극(3)이 형성되고, 게이트 전극(3)의 측면에 측벽(16)이 형성된다. 게이트 전극(3)은 폴리실리콘층(4)과 그 상부에 형성된 실리사이드층(11)으로 이루어지고, 소스·드레인 영역(9)으로부터 측벽(16) 아래로 신장되어 확장 영역(8)이 형성되고, 소스·드레인 영역(9)의 상층부에 실리사이드 영역(10)이 형성된다.
<제조 방법>
도 2∼도 18은 도 1에 도시한 실시예 1의 MOS 트랜지스터의 제조 방법을 나타내는 단면도이다. 이하, 이들의 도면을 참조하여, 실시예 1의 반도체 장치에 있어서의 MOS 트랜지스터의 제조 방법을 설명한다.
(소자 분리)
우선, 도 2에 도시한 바와 같이, Si 기판(1)을 준비하고, 다음에, 도 3에 도시한 바와 같이, Si 기판(1)을 소자 분리 산화막(15)을 이용한 트렌치 분리에 의한 소자 분리에 의해서 소자 분리 산화막(15, 15) 사이에 소자 형성 영역을 형성한다. 또, 소자 분리 산화막(15)은 Si 기판(1)의 이면에 도달하지 않고, 소자 분리 산화막(15) 아래에 Si 기판(1)의 일부가 잔존하고 있다.
(고유전체 절연막의 적층)
다음에, 도 4∼도 6에 도시한 바와 같이, CVD법에 의한 연속 프로세스에 의해 HfSiO2막(21), HfO2막(22), HfSiO2막(23)을 순차 피착함으로써, 3층 구조의 절연막을 형성한다. 이들의 막 두께는 HfSiO2막(21)은 0.3∼2㎚(3∼20옹스트롱), HfO2막(22)은 0.5∼3㎚(5∼30옹스트롱), HfSiO2막(23)은 0.3∼2㎚(3∼20옹스트롱)로 한다.
또한, HfO2막(22)을 형성하는 경우, 진공 중에서 Hf(하프늄)을 증착하여 그것을 O2등을 이용하여 산화시켜 HfO2를 형성하는 방법이라도 좋다. 마찬가지로 HfSiO2(21, 23)의 형성 방법도 진공 중에서 HfSi를 증착하여 그것을 O2등을 이용하여 산화시키는 방법이라도 좋다.
또한, 재료도 Hf에 한하지 않고, Zr(지르코늄), La(란탄) 혹은 이들의 재료의 조합이어도 좋고, 실리콘보다도 높은 유전률의 재료를 이용한 실리케이트/옥사이드/실리케이트라는 3층 구조를 형성하면 좋다.
(게이트 전극 재료의 피착)
그리고, 도 7에 도시한 바와 같이, 전면에 폴리실리콘층(4)을 형성한다. 여기서, 폴리실리콘층(4)의 막 두께는 일례로서 50㎚로부터 300㎚로 한다.
여기서, 폴리실리콘층(4) 대신에 폴리실리콘 게르마늄 혹은 폴리실리콘 게르마늄과 폴리실리콘의 적층 구조라도 좋다. 또한, 폴리실리콘은 미리 인이 도핑되어 있는 도핑된 폴리실리콘이라도 좋고, 비도핑 폴리실리콘을 적층한 후, NMOS(트랜지스터 형성) 영역에 인을 PMOS 영역에는 붕소를 이온 주입해도 좋다. 또, 이온 주입할 때, 주입을 행하지 않은 부분은 포토레지스트(도시하지 않음)로 마스크하여 놓고, 주입이 종료된 후에 포토레지스트를 제거할 필요가 있다. 또한, 이온 주입되는 불순물 농도의 일례로서는 1×1019∼1×1021㎝-3가 있다.
그 후, 도 8에 도시한 바와 같이, 폴리실리콘층(4) 상에 하드 마스크로서 이용하는 산화막(5)을 적층한 후, 도 9에 도시한 바와 같이, 산화막(5) 상에 반사 방지 코팅막(6)을 형성한다. 또, 산화막(5)의 막 두께는 20㎚로부터 200㎚로 한다.
(게이트 전극)
계속해서, 도 10에 도시한 바와 같이, 전면에 레지스트(18)를 도포하고, 도 11에 도시한 바와 같이, 레지스트(18)에 게이트 전극의 마스크 패턴을 전사, 현상하여 레지스트 패턴(18a)을 형성한다. 게이트 폭은 일례로서 0.05㎛로부터 0.3㎛로 한다.
그리고, 도 12에 도시한 바와 같이, 레지스트 패턴(18a)을 마스크로 하여, 하드 마스크인 산화막(5)의 에칭 처리를 행하여 하드 마스크 패턴(5a)을 얻는다. 그리고, 도 13에 도시한 바와 같이, 하드 마스크 패턴(5a)을 마스크로 하여 폴리실리콘층(4)을 에칭한다.
(소스·드레인 영역, 확장 영역)
그리고, 도 14에 도시한 바와 같이, 불순물 이온(19)의 주입을 행하여, NMOS, PMOS 형성 영역 각각의 상층부에 소스·드레인 영역(9), 확장 영역(8)의 바탕으로 되는 불순물 확산 영역(31)을 형성한다. 이 때, NMOS, PMOS 형성 영역 중 이온 주입을 행하지 않은 영역 상은 포토레지스트(도시하지 않음)로 마스크하여 둔다. 이온 주입은, 예를 들면 NMOS에 대해서는 비소를 주입 에너지 -0.1∼10keV로 도우즈량 2×1014㎝-2∼5×1015㎝-2로 하고, PMOS에 대해서는 BF2를 주입 에너지 0.1∼10keV, 도우즈량 1×1014㎝-2∼5×1015㎝-2로 한다.
또한, 도 14에는 도시하지 않지만, 포켓(영역 형성을 위한) 이온 주입을 행한다. 예를 들면 NMOS에 대해서는 붕소를 주입 에너지 10keV∼30keV, 도우즈량 1×1013㎝-2∼5×1013㎝-2로 하고, PMOS에 대해서는 비소를 주입 에너지 50keV∼200keV, 도우즈량 1×1013㎝-2로부터 5×1013㎝-2로 포켓 이온 주입을 행한다. 또, 포켓 이온 주입은 게이트 아래에 불순물이 주입되도록 10°로부터 50° 주입축을 기울여 주입축을 회전시키면서 주입한다.
계속해서, 열 처리를 행하여 불순물 확산 영역(31)에 주입된 불순물을 활성화시킨다. 열 처리는 온도 800℃∼1100℃, 시간은 5sec∼60sec로 한다.
(측벽)
그 후, 도 15에 도시한 바와 같이, 전면에 질화막(32)을 적층한 후, 도 16에 도시한 바와 같이, 에치백을 행하여 게이트 가공된 폴리실리콘층(4)의 측면에 측벽(16)을 형성한다. 이 때, 폴리실리콘층(4) 및 측벽(16) 아래 이외의 HfSiO2막(21), HfO2막(22) 및 HfSiO2막(23) 및 하드 마스크 패턴(5a)이 제거된다. 또, 질화막(32)의 막 두께는 30㎚∼100㎚로 한다.
(소스·드레인 영역)
그 후, 도 17에 도시한 바와 같이, NMOS, PMOS 형성 영역 각각에 대하여 레지스트 마스크를 형성하여(도 17에서는 레지스트 마스크가 형성되어 있지 않은 소자 형성 영역을 나타내고 있기 때문에 레지스트 마스크는 도시하지 않음) 불순물 이온(33)의 주입을 행하고, NMOS, PMOS 각각의 소스·드레인 영역(9)을 형성한다. 계속해서 열 처리를 행하여 주입된 불순물을 활성화시킨다. 이 때, 측벽(16) 아래의 불순물 확산 영역(31)이 확장 영역(8)이 된다.
이온 주입은 예를 들면 NMOS에 대해서는 비소를 주입 에너지 10∼100keV, 도우즈량 1×1015㎝-2∼5×1016㎝-2로 행하고, PMOS에 대해서는 BF2를 주입 에너지 5∼50keV, 도우즈량 1×1015㎝-2∼5×1016㎝-2로 행한다. 또한, 열 처리는 온도 800℃로부터 1100℃, 시간은 1sec로부터 30sec로 한다.
(실리사이드)
그 후, 도 18에 도시한 바와 같이, 코발트 등의 금속을 증착하고, 소스·드레인 영역(9)의 상층부에 실리사이드 영역(10)을, 게이트 가공된 폴리실리콘층(4)의 상층부에 실리사이드층(11)을 형성한다. 그 결과, 폴리실리콘층(4) 및 실리사이드층(11)으로 이루어지는 게이트 전극(3)을 얻어, 도 1에 도시한 MOS 트랜지스터 구조가 완성된다.
(층간막 등)
이후는 도시하지 않지만, 층간 절연막, 배선 등, 통상의 MOS 트랜지스터를 포함하는 반도체 장치의 제조 방법에 따라서 반도체 장치를 완성한다.
<효과>
이와 같이, 실시예 1의 반도체 장치에 있어서의 MOS 트랜지스터는 폴리실리콘을 구성 재료로 한 게이트 전극(3)과 고유전체의 절연막을 구성 재료로 한 적층 게이트 절연막(25)으로 구성되어 있다.
HfSiO2막(21, 23)은 HfO2보다도 Si와의 반응성이 낮기 때문에, HfSiO2막(23)과 게이트 전극(3)과의 계면 혹은 HfSiO2막(21)과 Si 기판(1)과의 계면에 있어서의 계면 반응에 의해서, 막 두께가 불균일한 산화막이 형성되지 않는다.
따라서, 게이트 전극(3), 적층 게이트 절연막(25), Si 기판(1)(채널 영역)으로 형성되는 게이트 캐패시터 구조의 유전률을 감소시키지 않고, Si 기판(1) 내의 채널 중의 캐리어의 이동도가 감소되며 구동 전류가 감소되지 않는다.
또한, HfSiO2막(21, 23)은 SiO2보다 유전률이 높기 때문에, HfSiO2막(21, 23)에 의해서 게이트 캐패시터 구조의 유전률을 감소시키지 않는다.
그 결과, 실시예 1의 반도체 장치는 폴리실리콘을 게이트 전극으로 하고, 저 전원 전압이라도 고속 동작이 가능한 MOS 트랜지스터를 가질 수 있어 소비 전력의 저감 및 고속 동작의 실현을 도모할 수 있다.
또한, HfSiO2막(21), HfO2막(22), HfSiO2막(23)에 의한 적층 구조에 의해 실리콘 산화막보다 유전률이 높고, Si 기판(1) 및 게이트 전극(3)[폴리실리콘층(4)]과의 반응성이 중앙부[HfO2막(22)]보다 낮은 하층부[HfSiO2막(21)] 및 상층부[HfSiO2막(23)]를 갖는 적층 게이트 절연막(25)을, 도 4∼도 6 및 도 16에 도시한 비교적 간단한 공정을 실행함으로써 얻을 수 있다.
또한, 게이트 전극(3)으로서 폴리실리콘을 이용하고 있기 때문에 임계치 전압을 비교적 자유롭게 제어할 수 있는 등의 성능 향상을 도모할 수 있다.
또한, 동일한 구동 전류를 얻는 경우, 적층 게이트 절연막(25)은 실리콘 산화막에 비해 막 두께를 두껍게 할 수 있기 때문에, 적층 게이트 절연막(25)을 통한 직접 터널에 의한 게이트 누설 전류가 현저해지거나, 대기 전력을 증가시키는 것이 없다.
<<실시예 2>>
<구조>
도 19는 본 발명의 실시예 2인 반도체 장치에서 이용되는 MOS 트랜지스터의 구조를 나타내는 단면도이다. 도 19에 도시한 바와 같이, 소자 분리 산화막(15)에 의해서 Si 기판(1)을 소자 분리함으로써 고전압 동작 영역 A1 및 저전압 동작 영역 A2를 설치하고 있다.
그리고, 저전압 동작 영역 A2에는, 도 1에 도시한 실시예 1의 3층 구조의 적층 게이트 절연막(25)을 갖는 저전압용 MOS 트랜지스터 Q2를 형성하고, 고전압 동작 영역 A1에는 4층 구조의 적층 게이트 절연막을 갖는 고전압용 MOS 트랜지스터 Q1을 형성하고 있다.
적층 게이트 절연막(25)은 산화막(20), HfSiO2막(21), HfO2막(22), HfSiO2막(23)으로 이루어지는 적층 구조이다.
다른 구성은 고전압용 MOS 트랜지스터 Q1, 저전압용 MOS 트랜지스터 Q2 모두 도 1에 도시한 실시예 1의 MOS 트랜지스터의 구조와 마찬가지이기 때문에, 설명을 생략한다.
<제조 방법>
도 20∼도 29는 도 19에 도시한 실시예 2의 MOS 트랜지스터의 제조 방법을 나타내는 단면도이다. 이하, 이들의 도면을 참조하여 실시예 2의 MOS 트랜지스터의 제조 방법을 설명한다.
(소자 분리)
우선, 도 20에 도시한 바와 같이, Si 기판(1)을 준비하고, 도 21에 도시한 바와 같이, Si 기판(1)을 소자 분리 산화막(15)을 이용한 트렌치 분리에 의한 소자 분리에 의해서 소자 분리 산화막(15, 15) 사이에 고전압 동작 영역 A1 및 저전압 동작 영역 A2를 형성한다.
(실리콘 산화막 형성)
다음에, 도 22에 도시한 바와 같이, Si 기판(1)의 표면을 열산화하고, 소자 분리 산화막(15)이 형성되어 있지 않은 Si 기판(1)의 표면인 활성 영역 상에 막 두께가 2∼10㎚의 SiO2막(20)을 형성한다.
그리고, 도 23에 도시한 바와 같이, 레지스트 형성 후, 사진 제판에 의해서 고전압 동작 영역 A1만 피복하고 저전압 동작 영역 A2는 개구하도록 패터닝하여 레지스트 패턴(34)을 형성한다.
계속해서, 도 24에 도시한 바와 같이, 불산을 주성분으로 하는 약액에 침지하여 저전압 동작 영역 A2의 SiO2막(20)만을 제거하고, 그 후, 도 25에 도시한 바와 같이, 고전압 동작 영역 A1 상을 피복하고 있는 레지스트 패턴(34)도 제거한다.
(고유전체 절연막의 적층)
다음에, 도 26∼도 28에 도시한 바와 같이, CVD법에 의한 연속 프로세스에 의해 HfSiO2막(21), HfO2막(22), HfSiO2막(23)을 고전압 동작 영역 A1 및 저전압 동작 영역 A2 각각에 있어서 순차 피착함으로써, 고전압 동작 영역 A1에서는 4층 구조(20∼23)를, 저전압 동작 영역 A2에서는 3층 구조(21∼23)를 형성한다.
또, HfSiO2막(21), HfO2막(22) 및 HfSiO2막(23)의 막 두께, 다른 제조 방법, 다른 재료 등은 실시예 1과 마찬가지이다.
(게이트 전극 재료의 피착∼실리사이드)
그리고, 도 7∼도 18에 도시한 실시예 1과 마찬가지의 프로세스를 거쳐, 도 29에 도시한 바와 같이, 고전압 동작 영역 A1에 SiO2막(20), HfSiO2막(21), HfO2막(22) 및 HfSiO2막(23)으로 이루어지는 4층의 적층 게이트 절연막(26)을 갖는 고전압용 MOS 트랜지스터 Q1을 완성하고, 저전압 동작 영역 A2에 HfSiO2막(21), HfO2막(22) 및 HfSiO2막(23)으로 이루어지는 3층의 적층 게이트 절연막(25)을 갖는 저전압용 MOS 트랜지스터 Q2를 완성한다.
(층간막 등)
이후는 도시하지 않지만, 층간 절연막, 배선 등, 통상의 MOS 트랜지스터를 포함하는 반도체 장치의 제조 방법에 따라서 반도체 장치를 완성한다.
<효과>
이와 같이, 실시예 2의 반도체 장치에 있어서의 고전압 동작 영역 A1에 형성되는 고전압용 MOS 트랜지스터 Q1은 폴리실리콘을 구성 재료로 한 게이트 전극(3)과 고유전체의 절연막(21∼23)과 SiO2막(20)을 구성 요소로 한 적층 게이트 절연막(26)으로 구성되어 있다. 즉, SiO2막(20) 및 HfSiO2막(21)을 하층부, HfO2막(22)을 중앙부, HfSiO2막(23)을 상층부로 한 적층 게이트 절연막(26)을 구성하고 있다.
한편, 저전압 동작 영역 A2에 형성되는 저전압용 MOS 트랜지스터 Q2는, 도 1에 도시한 실시예 1의 MOS 트랜지스터와 마찬가지로, 폴리실리콘을 구성 재료로 한 게이트 전극(3)과 고유전체의 절연막(21∼23)을 구성 요소로 한 적층 게이트 절연막(25)으로 구성되어 있다.
따라서, 저전압용 MOS 트랜지스터 Q2에 있어서는 실시예 1의 MOS 트랜지스터와 마찬가지의 효과를 발휘하기 때문에, 저전압 하에서도 동작 속도가 빠른 MOS 트랜지스터로서 동작시킬 수 있다.
한편, 고전압용 MOS 트랜지스터 Q1에 있어서는, 적층 게이트 절연막(26)은 적층 게이트 절연막(25)의 구조에 SiO2막(20)을 추가함으로써, 고전압 하에서도 충분히 신뢰성이 높은 게이트 절연막을 갖는 MOS 트랜지스터로서 동작시킬 수 있다.
즉, 실시예 2의 반도체 장치는 고전압 동작 영역 A1과 저전압 동작 영역 A2가 동일 칩 상에 설치되어 있는 LSI(반도체 장치)에 있어서, 고전압 동작 영역 A1에는 고전압 하에서도 신뢰성이 높은 게이트 절연막을 갖는 고전압용 MOS 트랜지스터 Q1을 형성할 수 있고, 저전압 동작 영역 A2에는 저전압 하에서도 동작 속도가빠른 트랜지스터를 형성하는 등 MOS 트랜지스터를 적절하게 구분하여 사용할 수 있다.
또한, 저전압용 MOS 트랜지스터 Q2의 적층 게이트 절연막(25)의 모든 구성 요소이고, 고전압용 MOS 트랜지스터 Q1의 적층 게이트 절연막(26)의 주 구성 요소인 HfSiO2막(21), HfO2막(22) 및 HfSiO2막(23)의 적층 구조는 도 26∼도 28에 도시한 비교적 간단한 공정으로 동시에 형성할 수 있어 제조 공정의 간략화를 도모할 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 반도체 장치에 있어서의 트랜지스터에 있어서, 게이트 절연막은 실리콘 산화막보다도 유전률이 높은 재질을 포함하여 형성되어 있기 때문에, 게이트 전극, 게이트 절연막 및 채널 영역으로 이루어지는 게이트 캐패시터 구조의 유전률을, 게이트 절연막을 실리콘 산화막으로 형성하는 이상으로 높게 설정할 수 있다.
덧붙여, 게이트 절연막의 상층부는 게이트 전극과의 반응성이 중앙부보다 낮고, 하층부는 실리콘 기판과의 반응성이 중앙부보다 낮게 되어 있기 때문에, 상층부와 게이트 전극과의 계면 반응 혹은 하층부와 실리콘 기판과의 계면 반응이 발생하여 상기 게이트 캐패시터 구조의 유전률을 저하시키거나, 채널 중의 캐리어의 이동도를 저하시키는 문제점이 생기지 않는다.
그 결과, 본 발명에 따른 반도체 장치는 폴리실리콘을 게이트 전극으로 하고, 저전원 전압이라도 고속 동작이 가능한 트랜지스터를 갖음으로써, 소비 전력의 저감 및 고속 동작의 실현을 도모할 수 있다.
본 발명에 따른 반도체 장치의 트랜지스터는 각각이 실리콘 산화막보다 유전률이 높은 제1∼제3 고유전체 절연막의 적층 구조에 의해 실리콘 산화막보다 유전률이 높고, 실리콘 기판 및 게이트 전극과의 반응성이 중앙부보다 낮은 하층부 및 상층부를 갖는 게이트 절연막을 비교적 용이하게 얻을 수 있다.
본 발명에 따른 반도체 장치는 제1 트랜지스터의 게이트 절연막의 막 두께를 제2 트랜지스터의 게이트 절연막의 막 두께보다 두껍게 함으로써, 제1 트랜지스터를 제2 트랜지스터보다도 고전압 동작시에 적합한 구조로 할 수 있기 때문에, 제1 트랜지스터를 고전압 동작용에, 제2 트랜지스터를 저전압 동작용에 이용하는 등의 트랜지스터를 적절하게 구분하여 사용할 수 있다.
본 발명에 따른 반도체 장치의 제1 트랜지스터는 절연막과 각각이 실리콘 산화막보다도 유전률이 높은 제1∼제3 고유전체 절연막과의 적층 구조에 의해 실리콘 산화막보다 유전률이 높고, 실리콘 기판 및 게이트 전극과의 반응성이 중앙부보다 낮은 하층부 및 상층부를 갖는 게이트 절연막을 비교적 용이하게 얻을 수 있다.
마찬가지로, 제2 트랜지스터는 각각이 실리콘 산화막보다도 유전률이 높은 제4∼제6 고유전체 절연막의 적층 구조에 의해 실리콘 산화막보다 유전률이 높고, 실리콘 기판 및 게이트 전극과의 반응성이 중앙부보다 낮은 하층부 및 상층부를 갖는 게이트 절연막을 비교적 용이하게 얻을 수 있다.
본 발명에 따른 반도체 장치는 제1 및 제4 고유전체 절연막, 제2 및 제5 고유전체 절연막 및 제3 및 제6 고유전체 절연막을 각각 동시에 형성할 수 있기 때문에, 제조 공정의 간략화를 도모할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에 의해서 제조되는 트랜지스터에 있어서, 게이트 절연막은 실리콘 산화막보다도 유전률이 높은 재질을 포함하여 형성되어 있기 때문에, 게이트 전극, 게이트 절연막 및 채널 영역으로 이루어지는 게이트 캐패시터 구조의 유전률을, 게이트 절연막을 실리콘 산화막으로 형성하는 이상으로 높게 설정할 수 있다.
덧붙여, 게이트 절연막의 상층부는 게이트 전극과의 반응성이 중앙부보다 낮고, 하층부는 실리콘 기판과의 반응성이 중앙부보다 낮게 되어 있기 때문에, 상층부와 게이트 전극과의 계면 반응 혹은 하층부와 실리콘 기판과의 계면 반응이 발생하여 상기 게이트 캐패시터 구조의 유전률을 저하시키고, 또한 채널 중의 캐리어의 이동도를 저하시키는 문제점이 생기지 않는다.
그 결과, 본 발명에 따른 반도체 장치의 제조 방법에 의해서, 폴리실리콘을 게이트 전극으로 하여 저전원 전압이라도 고속 동작이 가능한 트랜지스터를 갖는 소비 전력의 저감 및 고속 동작을 실현할 수 있는 반도체 장치를 제조할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 단계 (a-1)∼(a-3)을 실행하는 비교적 간단한 처리에 의해 실리콘 산화막보다 유전률이 높고, 실리콘 기판 및 게이트 전극과의 반응성이 중앙부보다 낮은 하층부 및 상층부를 갖는 게이트 절연막을 비교적 간단하며 용이하게 얻을 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 단계 (a)를 실행하여 제1 트랜지스터의 게이트 절연막의 막 두께를 제2 트랜지스터의 게이트 절연막의 막 두께보다 두껍게 형성함으로써, 제1 트랜지스터를 제2 트랜지스터보다도 고전압 동작시에 적합한 구조로 할 수 있기 때문에, 제1 트랜지스터를 고전압 동작용에, 제2 트랜지스터를 저전압 동작용에 이용하는 등의 트랜지스터를 적절하게 구분하여 사용할 수 있는 반도체 장치를 얻을 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 단계 (a-1)∼(a-4)를 실행하는 비교적 간단한 처리에 의해 실리콘 산화막보다 유전률이 높고, 실리콘 기판 및 게이트 전극과의 반응성이 중앙부보다 낮은 하층부 및 상층부를 갖는 제1 트랜지스터의 게이트 절연막을 비교적 간단하며 용이하게 얻을 수 있다.
마찬가지로 하여, 단계 (a-5)∼(a-7)을 실행하는 비교적 간단한 처리에 의해 실리콘 산화막보다 유전률이 높고, 실리콘 기판 및 게이트 전극과의 반응성이 중앙부보다 낮은 하층부 및 상층부를 갖는 제2 트랜지스터의 게이트 절연막을 비교적 간단하며 용이하게 얻을 수 있다.
덧붙여, 제1∼제3 고유전체 절연막의 총 막 두께와 제4∼제6 고유전체 절연막의 총 막 두께를 동일한 정도로 형성하는 간단한 처리에 의해서, 제1 트랜지스터의 제1 게이트 절연막의 막 두께를 절연막의 막 두께만큼, 제2 트랜지스터의 제2 게이트 절연막의 막 두께보다 두껍게 할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 단계 (a-2) 및 단계 (a-5), 단계 (a-3) 및 단계 (a-6) 및 단계 (a-4) 및 단계 (a-7)을 각각 동시에 실행함으로써, 제조 공정의 간략화를 도모할 수 있다.

Claims (2)

  1. 실리콘 기판에 제조되는 절연 게이트형의 트랜지스터를 포함하는 반도체 장치에 있어서,
    상기 트랜지스터는,
    상기 실리콘 기판 상에 선택적으로 형성된 게이트 절연막 - 상기 게이트 절연막 아래의 상기 실리콘 기판의 표면이 채널 영역으로서 규정됨 - 과,
    상기 게이트 절연막 상에 형성된 폴리실리콘으로 이루어지는 게이트 전극과,
    상기 실리콘 기판의 표면 내에 상기 채널 영역을 사이에 두고 형성된 제1 및 제2 소스·드레인 영역
    을 포함하고,
    상기 게이트 절연막은 실리콘 질화막보다도 유전률이 높은 재질을 포함하여 형성되고, 상층부, 중앙부 및 하층부로 이루어지고,
    상기 하층부는 상기 중앙부에 비해 상기 실리콘 기판과의 반응성이 낮고,
    상기 상층부는 상기 중앙부에 비해 상기 게이트 전극과의 반응성이 낮은 것을 특징으로 하는 반도체 장치.
  2. 실리콘 기판에 제조되는 절연 게이트형의 트랜지스터를 포함하는 반도체 장치의 제조 방법에 있어서,
    (a) 상기 실리콘 기판 상에 선택적으로 게이트 절연막을 형성하는 단계 - 상기 게이트 절연막 아래의 상기 실리콘 기판의 표면이 채널 영역으로서 규정됨 - 와,
    (b) 상기 게이트 절연막 상에 폴리실리콘으로 이루어지는 게이트 전극을 형성하는 단계와,
    (c) 상기 실리콘 기판의 표면 내에, 상기 채널 영역을 사이에 두고 제1 및 제2 소스·드레인 영역을 형성하는 단계 - 상기 제1 및 제2 소스·드레인 영역, 상기 게이트 절연막 및 상기 게이트 전극에 의해서 상기 트랜지스터가 규정됨 -
    를 포함하고,
    상기 게이트 절연막은 실리콘 질화막보다도 유전률이 높은 재질을 포함하여 형성되고, 상층부, 중앙부 및 하층부로 이루어지고,
    상기 하층부는 상기 중앙부에 비해 상기 실리콘 기판과의 반응성이 낮고,
    상기 상층부는 상기 중앙부에 비해 상기 게이트 전극과의 반응성이 낮은 것을 특징으로 하는 반도체 장치의 제조 방법.
KR10-2001-0038053A 2000-10-19 2001-06-29 반도체 장치 및 그 제조 방법 KR100426758B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000-319318 2000-10-19
JP2000319318A JP2002134739A (ja) 2000-10-19 2000-10-19 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
KR20020033037A KR20020033037A (ko) 2002-05-04
KR100426758B1 true KR100426758B1 (ko) 2004-04-13

Family

ID=18797800

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0038053A KR100426758B1 (ko) 2000-10-19 2001-06-29 반도체 장치 및 그 제조 방법

Country Status (4)

Country Link
US (1) US6436777B1 (ko)
JP (1) JP2002134739A (ko)
KR (1) KR100426758B1 (ko)
TW (1) TW503579B (ko)

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001339045A (ja) * 2000-05-25 2001-12-07 Hitachi Ltd 半導体集積回路装置
US7037862B2 (en) * 2001-06-13 2006-05-02 Micron Technology, Inc. Dielectric layer forming method and devices formed therewith
JP3773448B2 (ja) * 2001-06-21 2006-05-10 松下電器産業株式会社 半導体装置
US20030124783A1 (en) * 2001-12-28 2003-07-03 Rotondaro Antonio L. P. System for creating ultra-shallow dopant profiles
US6617209B1 (en) * 2002-02-22 2003-09-09 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric
JP4089469B2 (ja) * 2002-03-14 2008-05-28 セイコーエプソン株式会社 モータ駆動装置及び記録装置
EP1492161A4 (en) * 2002-03-29 2006-05-24 Tokyo Electron Ltd METHOD FOR CONSTITUTING AN UNDERLYING INSULATING FILM
US6989565B1 (en) * 2002-04-15 2006-01-24 Lsi Logic Corporation Memory device having an electron trapping layer in a high-K dielectric gate stack
US7186604B2 (en) * 2002-08-15 2007-03-06 Renesas Technology Corp. Semiconductor integrated circuit device and method for fabricating the same
US6787421B2 (en) * 2002-08-15 2004-09-07 Freescale Semiconductor, Inc. Method for forming a dual gate oxide device using a metal oxide and resulting device
JP3840207B2 (ja) 2002-09-30 2006-11-01 株式会社東芝 絶縁膜及び電子素子
KR100945648B1 (ko) * 2002-10-29 2010-03-04 매그나칩 반도체 유한회사 반도체 소자의 트랜지스터 및 그 제조 방법
US6787440B2 (en) * 2002-12-10 2004-09-07 Intel Corporation Method for making a semiconductor device having an ultra-thin high-k gate dielectric
JP2004241733A (ja) * 2003-02-10 2004-08-26 Fujitsu Ltd 半導体装置及びその製造方法
CN1320606C (zh) * 2003-03-04 2007-06-06 台湾积体电路制造股份有限公司 一种栅极介电层与改善其电性的方法
US6696327B1 (en) * 2003-03-18 2004-02-24 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric
JP4507232B2 (ja) * 2003-03-24 2010-07-21 ローム株式会社 半導体装置の製造方法
JP3920235B2 (ja) * 2003-03-24 2007-05-30 株式会社ルネサステクノロジ 半導体装置の製造方法
US6890807B2 (en) * 2003-05-06 2005-05-10 Intel Corporation Method for making a semiconductor device having a metal gate electrode
US6806146B1 (en) 2003-05-20 2004-10-19 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric
JP3725137B2 (ja) 2003-05-30 2005-12-07 株式会社ルネサステクノロジ 半導体装置の製造方法
TWI242232B (en) * 2003-06-09 2005-10-21 Canon Kk Semiconductor substrate, semiconductor device, and method of manufacturing the same
US6939815B2 (en) * 2003-08-28 2005-09-06 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric
US7037845B2 (en) * 2003-08-28 2006-05-02 Intel Corporation Selective etch process for making a semiconductor device having a high-k gate dielectric
JP2005085822A (ja) * 2003-09-04 2005-03-31 Toshiba Corp 半導体装置
US6974764B2 (en) * 2003-11-06 2005-12-13 Intel Corporation Method for making a semiconductor device having a metal gate electrode
US7129182B2 (en) * 2003-11-06 2006-10-31 Intel Corporation Method for etching a thin metal layer
KR100618815B1 (ko) 2003-11-12 2006-08-31 삼성전자주식회사 이종의 게이트 절연막을 가지는 반도체 소자 및 그 제조방법
US7160767B2 (en) * 2003-12-18 2007-01-09 Intel Corporation Method for making a semiconductor device that includes a metal gate electrode
KR100607178B1 (ko) 2004-01-14 2006-08-01 삼성전자주식회사 불균일하게 분포된 결정 영역을 갖는 유전막을 포함하는캐패시터 및 그 제조 방법
KR100741983B1 (ko) 2004-07-05 2007-07-23 삼성전자주식회사 고유전율의 게이트 절연막을 갖는 반도체 장치 및 그 제조방법
KR100539213B1 (ko) 2004-07-10 2005-12-27 삼성전자주식회사 복합 유전막 형성 방법 및 이를 이용하는 반도체 장치의제조 방법
DE102004040943B4 (de) * 2004-08-24 2008-07-31 Qimonda Ag Verfahren zur selektiven Abscheidung einer Schicht mittels eines ALD-Verfahrens
JP2006173438A (ja) * 2004-12-17 2006-06-29 Yamaha Corp Ｍｏｓ型半導体装置の製法
KR100688521B1 (ko) 2005-01-18 2007-03-02 삼성전자주식회사 고유전율 절연막을 포함하는 반도체 소자 및 그 제조 방법
KR100610421B1 (ko) * 2005-03-25 2006-08-08 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US8053849B2 (en) * 2005-11-09 2011-11-08 Advanced Micro Devices, Inc. Replacement metal gate transistors with reduced gate oxide leakage
JP4997809B2 (ja) * 2006-03-30 2012-08-08 富士通セミコンダクター株式会社 半導体装置および半導体装置の製造方法
US7531399B2 (en) * 2006-09-15 2009-05-12 Taiwan Semiconductor Manufacturing Company Semiconductor devices and methods with bilayer dielectrics
US7772073B2 (en) * 2007-09-28 2010-08-10 Tokyo Electron Limited Semiconductor device containing a buried threshold voltage adjustment layer and method of forming
EP2083441A1 (en) * 2008-01-23 2009-07-29 Interuniversitair Microelektronica Centrum vzw Semiconductor device and method for fabricating the same
JP5336872B2 (ja) * 2009-02-06 2013-11-06 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8440520B2 (en) 2011-08-23 2013-05-14 Tokyo Electron Limited Diffused cap layers for modifying high-k gate dielectrics and interface layers
KR101964262B1 (ko) * 2011-11-25 2019-04-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8633118B2 (en) 2012-02-01 2014-01-21 Tokyo Electron Limited Method of forming thin metal and semi-metal layers by thermal remote oxygen scavenging
US8865538B2 (en) 2012-03-30 2014-10-21 Tokyo Electron Limited Method of integrating buried threshold voltage adjustment layers for CMOS processing
US8865581B2 (en) 2012-10-19 2014-10-21 Tokyo Electron Limited Hybrid gate last integration scheme for multi-layer high-k gate stacks
TWI625792B (zh) * 2014-06-09 2018-06-01 聯華電子股份有限公司 半導體元件及其製作方法
DE102014221371B4 (de) * 2014-10-21 2018-04-19 Globalfoundries Inc. Verfahren zum Bilden eines Halbleiterschaltungselements und Halbleiterschaltungselement
CN106410061A (zh) * 2016-10-31 2017-02-15 武汉华星光电技术有限公司 综合功能膜、综合功能膜的制备方法及显示面板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07297182A (ja) * 1994-04-27 1995-11-10 Sony Corp ＳｉＮ系絶縁膜の形成方法
JPH08316226A (ja) * 1995-05-17 1996-11-29 Sony Corp 素子分離領域の形成方法及び半導体装置の製造方法
JPH1167760A (ja) * 1997-08-08 1999-03-09 Sony Corp 半導体装置の製造方法
JPH11297690A (ja) * 1998-04-13 1999-10-29 Matsushita Electron Corp ゲート絶縁膜の製造方法
KR20000050488A (ko) * 1999-01-11 2000-08-05 윤종용 듀얼 게이트 구조를 갖는 반도체 장치의 제조 방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0582740A (ja) 1991-09-19 1993-04-02 Fujitsu Ltd 半導体集積回路装置
KR19990014155A (ko) * 1997-07-24 1999-02-25 윌리엄 비. 켐플러 고 유전율 실리케이트 게이트 유전체

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07297182A (ja) * 1994-04-27 1995-11-10 Sony Corp ＳｉＮ系絶縁膜の形成方法
JPH08316226A (ja) * 1995-05-17 1996-11-29 Sony Corp 素子分離領域の形成方法及び半導体装置の製造方法
JPH1167760A (ja) * 1997-08-08 1999-03-09 Sony Corp 半導体装置の製造方法
JPH11297690A (ja) * 1998-04-13 1999-10-29 Matsushita Electron Corp ゲート絶縁膜の製造方法
KR20000050488A (ko) * 1999-01-11 2000-08-05 윤종용 듀얼 게이트 구조를 갖는 반도체 장치의 제조 방법

Also Published As

Publication number Publication date
US6436777B1 (en) 2002-08-20
US20020047170A1 (en) 2002-04-25
TW503579B (en) 2002-09-21
KR20020033037A (ko) 2002-05-04
JP2002134739A (ja) 2002-05-10

Similar Documents

Publication Publication Date Title
KR100426758B1 (ko) 반도체 장치 및 그 제조 방법
US7479423B2 (en) Semiconductor device and manufacturing method of semiconductor device
US8143676B2 (en) Semiconductor device having a high-dielectric-constant gate insulating film
CN101421839B (zh) 使用金属/金属氮化物双层结构作为自对准强按比例缩放cmos器件中的栅电极
US7947591B2 (en) Semiconductor devices with dual-metal gate structures and fabrication methods thereof
JP3944367B2 (ja) 絶縁膜の形成方法及び半導体装置の製造方法
CN101563780B (zh) 具有双重阈值电压控制手段的低阈值电压半导体器件
CN101675513B (zh) 高k栅极介电质互补金属氧化物半导体结构的阈值调整
US20060011949A1 (en) Metal-gate cmos device and fabrication method of making same
US7226830B2 (en) Semiconductor CMOS devices and methods with NMOS high-k dielectric formed prior to core PMOS dielectric formation
US20070178634A1 (en) Cmos semiconductor devices having dual work function metal gate stacks
US20090026555A1 (en) Transistor with Dopant-Bearing Metal in Source and Drain
US20060118879A1 (en) CMOS transistor and method of manufacture thereof
US7332407B2 (en) Method and apparatus for a semiconductor device with a high-k gate dielectric
US20020142531A1 (en) Dual damascene copper gate and interconnect therefore
KR20120055577A (ko) 서로 다른 두께의 게이트 유전체들을 포함하는 고유전율 게이트 스택에 있어서 일함수 조정
JP2003347420A (ja) 半導体装置及びその製造方法
JP2000068388A (ja) 半導体装置の製造方法
JP3770250B2 (ja) 半導体装置の製造方法
KR20040060565A (ko) 반도체 소자의 더미 게이트 및 도핑을 이용한 이중 게이트산화막 제조방법
KR20030050678A (ko) 반도체소자 및 그의 제조 방법
JP5177980B2 (ja) 半導体装置およびその製造方法
KR20060101347A (ko) 게이트 절연막을 구비한 반도체 장치 및 그 제조 방법
JP2001085531A (ja) 半導体集積回路装置の製造方法
KR20030050595A (ko) 듀얼 게이트산화막을 구비한 반도체장치의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080328

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee