JPH0582740A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0582740A JPH0582740A JP3240039A JP24003991A JPH0582740A JP H0582740 A JPH0582740 A JP H0582740A JP 3240039 A JP3240039 A JP 3240039A JP 24003991 A JP24003991 A JP 24003991A JP H0582740 A JPH0582740 A JP H0582740A
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- insulating film
- gate insulating
- dielectric constant
- input terminal
- semiconductor integrated
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＭＩＳ（Metal Insulator Semiconductor ）
型トランジスタを有する半導体集積回路装置に関し、内
部回路を確実に保護し、処理速度を低下させることのな
い半導体集積回路装置を提供する。 【構成】 第１の発明は、ＭＩＳトランジスタ１のゲー
ト絶縁膜としてＳｉＯ2 ゲート絶縁膜よりも高誘電率を
有する高誘電率ゲート絶縁膜４を用い、その膜厚をＳｉ
Ｏ2 でゲート絶縁膜を形成する場合と比較して厚くす
る。また、第２の発明のＭＩＳトランジスタ１に設ける
ゲート絶縁膜は、前記ゲート絶縁膜材料の誘電率を
εx 、その絶縁破壊強度をＢＶx とし、ＳｉＯ2 ゲート
絶縁膜の誘電率をεSiO2、その絶縁破壊強度をＢＶSiO2
とした場合に、次式、 （εx ・ＢＶx ）／（εSiO2・ＢＶSiO2）＞１ を満たす。
型トランジスタを有する半導体集積回路装置に関し、内
部回路を確実に保護し、処理速度を低下させることのな
い半導体集積回路装置を提供する。 【構成】 第１の発明は、ＭＩＳトランジスタ１のゲー
ト絶縁膜としてＳｉＯ2 ゲート絶縁膜よりも高誘電率を
有する高誘電率ゲート絶縁膜４を用い、その膜厚をＳｉ
Ｏ2 でゲート絶縁膜を形成する場合と比較して厚くす
る。また、第２の発明のＭＩＳトランジスタ１に設ける
ゲート絶縁膜は、前記ゲート絶縁膜材料の誘電率を
εx 、その絶縁破壊強度をＢＶx とし、ＳｉＯ2 ゲート
絶縁膜の誘電率をεSiO2、その絶縁破壊強度をＢＶSiO2
とした場合に、次式、 （εx ・ＢＶx ）／（εSiO2・ＢＶSiO2）＞１ を満たす。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
係り、特にＭＩＳ（Metal Insulator Semiconductor ）
型トランジスタを有する半導体集積回路装置に関する。
係り、特にＭＩＳ（Metal Insulator Semiconductor ）
型トランジスタを有する半導体集積回路装置に関する。
【０００２】近年のＭＯＳ ＩＣ（Metal Oxide Semico
nductor Integrated Circuit）は高集積化にともな
い、回路の微細化が進み、静電気等の外部からのストレ
スに対して弱くなっている。
nductor Integrated Circuit）は高集積化にともな
い、回路の微細化が進み、静電気等の外部からのストレ
スに対して弱くなっている。
【０００３】そこで信頼性の向上のため、ＭＩＳ型トラ
ンジスタを用いたＭＯＳ−ＩＣの静電気等の過電圧に対
する破壊耐量を向上することが要望されている。
ンジスタを用いたＭＯＳ−ＩＣの静電気等の過電圧に対
する破壊耐量を向上することが要望されている。
【０００４】
【従来の技術】一般にＩＣ（Integrated Circuit）に
は、静電気放電（ＥＳＤ：Electrostatic Discharge ）
による過電圧により内部回路が破壊されることを防止す
るため、図５に示すように、静電保護回路（以下、ＥＳ
Ｄ保護回路という。）１１が設けられている。ＥＳＤ保
護回路１１は、入力端子１０と入力段トランジスタ回
路、例えばＣＭＯＳインバータ３１との間に直列に挿入
されている。このＥＳＤ保護回路１１は、静電気の極性
（正、負）にそれぞれ対応して正側及び負側の静電保護
素子を有している。正側静電保護素子は、入力端子１０
とＣＭＯＳインバータ３１の入力端に直列に接続された
拡散抵抗ＲP と、この拡散抵抗ＲP と正側電源ＶDDとの
間に接続されたＰＮ接合ダイオードＤPからなる。負側
静電保護素子は、同様に入力端子１０とＣＭＯＳインバ
ータ３１の入力端に直列に接続された拡散抵抗ＲN と、
この拡散抵抗ＲN とグランドGND との間に接続されたＰ
Ｎ接合ダイオードＤN からなる。拡散抵抗ＲP 、ＲN は
静電気の極性にかかわらず、過電圧のピーク値を減衰さ
せるように作用し、ＰＮ接合ダイオードＤP は正の静電
気を正側電源ＶDD側に吸収し、ＰＮ接合ダイオードＤN
は負の静電気をグランドGND 側から吸収するように作用
することにより、ＣＭＯＳインバータ３１を構成するＰ
ＭＯＳトランジスタＴP 及びＮＭＯＳトランジスタＴN
のゲート酸化膜（ＳｉＯ2 ）への過電圧の印加を阻止す
る。
は、静電気放電（ＥＳＤ：Electrostatic Discharge ）
による過電圧により内部回路が破壊されることを防止す
るため、図５に示すように、静電保護回路（以下、ＥＳ
Ｄ保護回路という。）１１が設けられている。ＥＳＤ保
護回路１１は、入力端子１０と入力段トランジスタ回
路、例えばＣＭＯＳインバータ３１との間に直列に挿入
されている。このＥＳＤ保護回路１１は、静電気の極性
（正、負）にそれぞれ対応して正側及び負側の静電保護
素子を有している。正側静電保護素子は、入力端子１０
とＣＭＯＳインバータ３１の入力端に直列に接続された
拡散抵抗ＲP と、この拡散抵抗ＲP と正側電源ＶDDとの
間に接続されたＰＮ接合ダイオードＤPからなる。負側
静電保護素子は、同様に入力端子１０とＣＭＯＳインバ
ータ３１の入力端に直列に接続された拡散抵抗ＲN と、
この拡散抵抗ＲN とグランドGND との間に接続されたＰ
Ｎ接合ダイオードＤN からなる。拡散抵抗ＲP 、ＲN は
静電気の極性にかかわらず、過電圧のピーク値を減衰さ
せるように作用し、ＰＮ接合ダイオードＤP は正の静電
気を正側電源ＶDD側に吸収し、ＰＮ接合ダイオードＤN
は負の静電気をグランドGND 側から吸収するように作用
することにより、ＣＭＯＳインバータ３１を構成するＰ
ＭＯＳトランジスタＴP 及びＮＭＯＳトランジスタＴN
のゲート酸化膜（ＳｉＯ2 ）への過電圧の印加を阻止す
る。
【０００５】
【発明が解決しようとする課題】ところが先に述べたよ
うに、近年のＩＣの回路の微細化に伴って入力段のトラ
ンジスタＴP 、ＴN のゲート酸化膜も薄膜化され（通常
１００〜数百オングストローム）、このことはＥＳＤ耐
量の低下を招くことになる。ここでＥＳＤ耐量とは、入
力された過電圧に対してどれだけ耐えられるかを示す値
であり、この値が大きいほど大きな過電圧入力に耐えら
れる。より具体的には、ＭＯＳトランジスタＴN 、ＴP
におけるＳｉＯ2 ゲート絶縁膜が薄膜化しているため、
絶縁耐圧が低下し、また素子の寸法が小さくなってきて
いるため静電容量が低下し、静電容量に比例するゲート
のＥＳＤ耐量が低下して、過電圧に弱くなっている。
うに、近年のＩＣの回路の微細化に伴って入力段のトラ
ンジスタＴP 、ＴN のゲート酸化膜も薄膜化され（通常
１００〜数百オングストローム）、このことはＥＳＤ耐
量の低下を招くことになる。ここでＥＳＤ耐量とは、入
力された過電圧に対してどれだけ耐えられるかを示す値
であり、この値が大きいほど大きな過電圧入力に耐えら
れる。より具体的には、ＭＯＳトランジスタＴN 、ＴP
におけるＳｉＯ2 ゲート絶縁膜が薄膜化しているため、
絶縁耐圧が低下し、また素子の寸法が小さくなってきて
いるため静電容量が低下し、静電容量に比例するゲート
のＥＳＤ耐量が低下して、過電圧に弱くなっている。
【０００６】そこで、ＥＳＤ保護回路の保護能力を増大
させるため、拡散抵抗ＲP 、ＲN の抵抗値を高くするこ
と、ＰＮ接合ダイオードの面積を大きくすること等が考
えられるが、いずれの方法にしても、ＥＳＤ保護回路の
時定数が増大し、処理速度が低下するという不具合があ
った。したがって、内部回路を微細化して高速化を図っ
たとしても、ＥＳＤ保護回路の高速化を図ることができ
ず、半導体集積回路装置全体として、処理速度の高速化
が図れないという問題点があった。
させるため、拡散抵抗ＲP 、ＲN の抵抗値を高くするこ
と、ＰＮ接合ダイオードの面積を大きくすること等が考
えられるが、いずれの方法にしても、ＥＳＤ保護回路の
時定数が増大し、処理速度が低下するという不具合があ
った。したがって、内部回路を微細化して高速化を図っ
たとしても、ＥＳＤ保護回路の高速化を図ることができ
ず、半導体集積回路装置全体として、処理速度の高速化
が図れないという問題点があった。
【０００７】そこで本発明は、内部回路を確実に保護
し、処理速度を低下させることのない半導体集積回路装
置を提供することを目的とする。
し、処理速度を低下させることのない半導体集積回路装
置を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
第１の発明は、外部からの信号が供給される入力端子
（１０）と、前記入力端子（１０）に接続され、前記入
力端子（１０）に印加される過電圧から内部回路（１
２）を保護する保護回路（１１）と、前記保護回路（１
１）を介して前記入力端子（１０）にゲート端子（５、
Ｇ）が接続されたＭＩＳトランジスタ（１、１２）と、
を有する半導体集積回路装置であって、前記ＭＩＳトラ
ンジスタ（１、１２）のゲート絶縁膜としてＳｉＯ2 ゲ
ート絶縁膜の誘電率よりも高誘電率を有する高誘電率ゲ
ート絶縁膜（４）を用い、前記高誘電率ゲート絶縁膜
（４）の膜厚を前記ゲート絶縁膜として前記ＳｉＯ2 ゲ
ート絶縁膜を設ける場合と比較して厚くして構成する。
第１の発明は、外部からの信号が供給される入力端子
（１０）と、前記入力端子（１０）に接続され、前記入
力端子（１０）に印加される過電圧から内部回路（１
２）を保護する保護回路（１１）と、前記保護回路（１
１）を介して前記入力端子（１０）にゲート端子（５、
Ｇ）が接続されたＭＩＳトランジスタ（１、１２）と、
を有する半導体集積回路装置であって、前記ＭＩＳトラ
ンジスタ（１、１２）のゲート絶縁膜としてＳｉＯ2 ゲ
ート絶縁膜の誘電率よりも高誘電率を有する高誘電率ゲ
ート絶縁膜（４）を用い、前記高誘電率ゲート絶縁膜
（４）の膜厚を前記ゲート絶縁膜として前記ＳｉＯ2 ゲ
ート絶縁膜を設ける場合と比較して厚くして構成する。
【０００９】また、第２の発明は、外部からの信号が供
給される入力端子（１０）と、前記入力端子（１０）に
接続され、前記入力端子（１０）に印加される過電圧か
ら内部回路（１２）を保護する保護回路（１１）と、前
記保護回路（１１）を介して前記入力端子（１０）にゲ
ート端子（５、Ｇ）が接続されたＭＩＳトランジスタ
（１、１２）と、を有する半導体集積回路装置であっ
て、前記ＭＩＳトランジスタ（１、１２）に設けるゲー
ト絶縁膜は、当該ゲート絶縁膜材料の誘電率をεx 、そ
の絶縁破壊強度をＢＶx とし、ＳｉＯ2 ゲート絶縁膜の
誘電率をεSiO2、その絶縁破壊強度をＢＶSiO2とした場
合に、次式、 （εx ・ＢＶx ）／（εSiO2・ＢＶSiO2）＞１ を満たすように構成する。
給される入力端子（１０）と、前記入力端子（１０）に
接続され、前記入力端子（１０）に印加される過電圧か
ら内部回路（１２）を保護する保護回路（１１）と、前
記保護回路（１１）を介して前記入力端子（１０）にゲ
ート端子（５、Ｇ）が接続されたＭＩＳトランジスタ
（１、１２）と、を有する半導体集積回路装置であっ
て、前記ＭＩＳトランジスタ（１、１２）に設けるゲー
ト絶縁膜は、当該ゲート絶縁膜材料の誘電率をεx 、そ
の絶縁破壊強度をＢＶx とし、ＳｉＯ2 ゲート絶縁膜の
誘電率をεSiO2、その絶縁破壊強度をＢＶSiO2とした場
合に、次式、 （εx ・ＢＶx ）／（εSiO2・ＢＶSiO2）＞１ を満たすように構成する。
【００１０】
【作用】第１の発明によれば、前記ＭＩＳトランジスタ
（１、１２）のゲート絶縁膜としてＳｉＯ2 ゲート絶縁
膜の誘電率よりも高誘電率を有する高誘電率ゲート絶縁
膜（４）を用い、前記高誘電率ゲート絶縁膜（４）の膜
厚を前記ゲート絶縁膜として前記ＳｉＯ2 ゲート絶縁膜
を設ける場合と比較して厚くしてあるので、前記ＳｉＯ
2 ゲート絶縁膜を用いた場合と比較して、前記入力端子
（１０）に過電圧が印加された場合に耐えることがで
き、保護回路（１１）を強化することに伴なう保護回路
（１１）の時定数の増加を避けることができ、高速処理
を行える。
（１、１２）のゲート絶縁膜としてＳｉＯ2 ゲート絶縁
膜の誘電率よりも高誘電率を有する高誘電率ゲート絶縁
膜（４）を用い、前記高誘電率ゲート絶縁膜（４）の膜
厚を前記ゲート絶縁膜として前記ＳｉＯ2 ゲート絶縁膜
を設ける場合と比較して厚くしてあるので、前記ＳｉＯ
2 ゲート絶縁膜を用いた場合と比較して、前記入力端子
（１０）に過電圧が印加された場合に耐えることがで
き、保護回路（１１）を強化することに伴なう保護回路
（１１）の時定数の増加を避けることができ、高速処理
を行える。
【００１１】また、第２の発明によれば、前記ＭＩＳト
ランジスタ（１、１２）に設けるゲート絶縁膜は、前記
ゲート絶縁膜材料の誘電率をεx 、その絶縁破壊強度を
ＢＶ x とし、ＳｉＯ2 ゲート絶縁膜の誘電率をεSiO2、
その絶縁破壊強度をＢＶSiO2とした場合に、次式、 （εx ・ＢＶx ）／（εSiO2・ＢＶSiO2）＞１ を満たすので、前記ＭＩＳトランジスタに設けるゲート
絶縁膜は、前記ＳｉＯ2 ゲート絶縁膜に比較して過電圧
に対して強くなる。したがって、前記入力端子（１０）
に過電圧が印加された場合でも耐えることができ、保護
回路（１１）を強化することに伴なう保護回路（１１）
の時定数の増加を避けることができ、高速処理を行え
る。
ランジスタ（１、１２）に設けるゲート絶縁膜は、前記
ゲート絶縁膜材料の誘電率をεx 、その絶縁破壊強度を
ＢＶ x とし、ＳｉＯ2 ゲート絶縁膜の誘電率をεSiO2、
その絶縁破壊強度をＢＶSiO2とした場合に、次式、 （εx ・ＢＶx ）／（εSiO2・ＢＶSiO2）＞１ を満たすので、前記ＭＩＳトランジスタに設けるゲート
絶縁膜は、前記ＳｉＯ2 ゲート絶縁膜に比較して過電圧
に対して強くなる。したがって、前記入力端子（１０）
に過電圧が印加された場合でも耐えることができ、保護
回路（１１）を強化することに伴なう保護回路（１１）
の時定数の増加を避けることができ、高速処理を行え
る。
【００１２】
【実施例】次に、図１乃至図４を参照して本発明の実施
例を説明する。第１の発明の実施例 図１に第１の発明の実施例のＭＯＳトランジスタの断面
図を示す。
例を説明する。第１の発明の実施例 図１に第１の発明の実施例のＭＯＳトランジスタの断面
図を示す。
【００１３】ＥＳＤ耐量を単純に大きくするためには、
従来のＭＯＳトランジスタにおけるＳｉＯ2 ゲート絶縁
膜の厚さを厚くすれば良い。しかしながら、ゲート絶縁
膜の厚さを厚くすることは、ゲートの静電容量が低下
し、ゲート電圧によるソース、ドレイン間の電流量の制
御、すなわちトランジスタの制御が困難になってしま
う。そこで第１の発明の実施例のＭＯＳトランジスタ１
（例えば、ＰチャネルＭＯＳ）は、Ｎ型基板２上にＰ型
の拡散層３を作り、ソース領域およびドレイン領域と
し、さらに上面に高誘電率のゲート絶縁膜４を形成して
いる。さらにこのゲート絶縁膜４の上面にポリシリコン
（Poli-Si ）によりゲート電極５が作られている。ソー
ス領域およびドレイン領域には金属配線Ｍがそれぞれ接
続されている。
従来のＭＯＳトランジスタにおけるＳｉＯ2 ゲート絶縁
膜の厚さを厚くすれば良い。しかしながら、ゲート絶縁
膜の厚さを厚くすることは、ゲートの静電容量が低下
し、ゲート電圧によるソース、ドレイン間の電流量の制
御、すなわちトランジスタの制御が困難になってしま
う。そこで第１の発明の実施例のＭＯＳトランジスタ１
（例えば、ＰチャネルＭＯＳ）は、Ｎ型基板２上にＰ型
の拡散層３を作り、ソース領域およびドレイン領域と
し、さらに上面に高誘電率のゲート絶縁膜４を形成して
いる。さらにこのゲート絶縁膜４の上面にポリシリコン
（Poli-Si ）によりゲート電極５が作られている。ソー
ス領域およびドレイン領域には金属配線Ｍがそれぞれ接
続されている。
【００１４】高誘電率のゲート絶縁膜４は、例えば、四
窒化三ケイ素Ｓｉ3Ｎ4 で形成されている。四窒化三ケ
イ素Ｓｉ3 Ｎ4 の比誘電率（εSi3N4 ）は、εSi3N4 ＝
８（at１ＭＨｚ）であり、ＳｉＯ2 （気相成長膜）の比
誘電率εSiO2＝３．８の約２倍であり、ＳｉＯ2 で形成
したゲート絶縁膜と同一の静電容量を有するゲート絶縁
膜を四窒化三ケイ素Ｓｉ3 Ｎ4 で形成すると、約２倍の
厚さのゲート絶縁膜を形成することができ、ＭＯＳトラ
ンジスタのＥＳＤ耐量を上げることができる。したがっ
て、図５に示すような入力段のＭＯＳトランジスタの前
段に設けるＥＳＤ保護回路内の保護抵抗ＲP 、ＲN の抵
抗値や、保護ダイオードＤP 、ＤN の面積を小さくする
ことができ、これらに基づくＥＳＤ保護回路の時定数を
小さくすることができ、ＥＳＤ耐量を大きくするととも
に、高速動作を行わせることが可能となる。
窒化三ケイ素Ｓｉ3Ｎ4 で形成されている。四窒化三ケ
イ素Ｓｉ3 Ｎ4 の比誘電率（εSi3N4 ）は、εSi3N4 ＝
８（at１ＭＨｚ）であり、ＳｉＯ2 （気相成長膜）の比
誘電率εSiO2＝３．８の約２倍であり、ＳｉＯ2 で形成
したゲート絶縁膜と同一の静電容量を有するゲート絶縁
膜を四窒化三ケイ素Ｓｉ3 Ｎ4 で形成すると、約２倍の
厚さのゲート絶縁膜を形成することができ、ＭＯＳトラ
ンジスタのＥＳＤ耐量を上げることができる。したがっ
て、図５に示すような入力段のＭＯＳトランジスタの前
段に設けるＥＳＤ保護回路内の保護抵抗ＲP 、ＲN の抵
抗値や、保護ダイオードＤP 、ＤN の面積を小さくする
ことができ、これらに基づくＥＳＤ保護回路の時定数を
小さくすることができ、ＥＳＤ耐量を大きくするととも
に、高速動作を行わせることが可能となる。
【００１５】図２に第１の発明の他の実施例のＭＯＳト
ランジスタの断面図を示す。図１の実施例と同一の部分
には同一の符号を付し、その詳細な説明を省略する。図
１の実施例と異なる点は、高誘電率のゲート絶縁膜４と
Ｎ型基板２との間にＳｉＯ2 膜６を形成した点である。
これにより、ＥＳＤ耐量を大きくし、高速動作を行わせ
ることが可能となるとともに、さらにＭＯＳトランジス
タにおける表面のリーク電流等の電気的特性を向上させ
ることができる。
ランジスタの断面図を示す。図１の実施例と同一の部分
には同一の符号を付し、その詳細な説明を省略する。図
１の実施例と異なる点は、高誘電率のゲート絶縁膜４と
Ｎ型基板２との間にＳｉＯ2 膜６を形成した点である。
これにより、ＥＳＤ耐量を大きくし、高速動作を行わせ
ることが可能となるとともに、さらにＭＯＳトランジス
タにおける表面のリーク電流等の電気的特性を向上させ
ることができる。
【００１６】図３乃至図４に、より具体的な実施例の回
路構成を示す。図３は第１の発明をデジタル回路に適用
した場合の実施例である。図５の従来例と同一の部分に
は同一の符号を付し、その詳細な説明を援用する。
路構成を示す。図３は第１の発明をデジタル回路に適用
した場合の実施例である。図５の従来例と同一の部分に
は同一の符号を付し、その詳細な説明を援用する。
【００１７】図５の従来例と異なる点は、入力端子１０
からみて、初段のインバータとして高誘電率のゲート絶
縁膜を使用したＭＯＳトランジスタＴN1、ＴP1からなる
ＣＭＯＳインバータ１２を用いた点である。なお、図３
では、高誘電率絶縁膜を使用したゲート端子を太線で示
している。これによりＣＭＯＳインバータのＥＳＤ耐量
が大きくなり、ＥＳＤ保護回路１１の抵抗ＲP 、ＲN の
抵抗値をあまり高くする必要がないので、入力信号の遅
延量が減少し、高速に処理を行うことができる。また、
ＣＭＯＳインバータ１２の後段の論理回路に用いられて
いるＭＯＳトランジスタＴP2、ＴN2からなるＣＭＯＳイ
ンバータ１３については、それ程ＥＳＤ耐量を大きくす
る必要がないので、通常のＳｉＯ2 ゲート絶縁膜を用い
たＭＯＳトランジスタＴP2、ＴN2で構成しているが、こ
れらも高誘電率のゲート絶縁膜を用いたトランジスタと
しても良い。
からみて、初段のインバータとして高誘電率のゲート絶
縁膜を使用したＭＯＳトランジスタＴN1、ＴP1からなる
ＣＭＯＳインバータ１２を用いた点である。なお、図３
では、高誘電率絶縁膜を使用したゲート端子を太線で示
している。これによりＣＭＯＳインバータのＥＳＤ耐量
が大きくなり、ＥＳＤ保護回路１１の抵抗ＲP 、ＲN の
抵抗値をあまり高くする必要がないので、入力信号の遅
延量が減少し、高速に処理を行うことができる。また、
ＣＭＯＳインバータ１２の後段の論理回路に用いられて
いるＭＯＳトランジスタＴP2、ＴN2からなるＣＭＯＳイ
ンバータ１３については、それ程ＥＳＤ耐量を大きくす
る必要がないので、通常のＳｉＯ2 ゲート絶縁膜を用い
たＭＯＳトランジスタＴP2、ＴN2で構成しているが、こ
れらも高誘電率のゲート絶縁膜を用いたトランジスタと
しても良い。
【００１８】図４は、第１の発明をアナログ回路の入力
段に適用した場合の実施例である。オペアンプ２０は、
第１のＥＳＤ保護回路１１Ａを介して入力端子１０Ａに
ゲート端子が接続され、高誘電率のゲート絶縁膜を有す
るＮチャネルＭＯＳトランジスタＴN11 を有している。
このＮチャネルＭＯＳトランジスタＴN11 のソース端子
ＳはＮチャネルＭＯＳトランジスタＴN12 のソース端子
Ｓに共通接続され、この共通接続されたソース端子Ｓは
第１の基準電流源Ｉ1 に接続されている。ＮチャネルＭ
ＯＳＴN11 のドレイン端子Ｄには、ゲート端子Ｇとドレ
イン端子Ｄが短絡されたＰチャネルＭＯＳトランジスタ
ＴP11 が接続されている。ＰチャネルＭＯＳトランジス
タＴP11 のゲート端子Ｇには、ゲート端子Ｇが共通接続
され、さらにソース端子Ｓが共通接続されたＰチャネル
ＭＯＳトランジスタＴP12 が接続されている。この共通
接続されたソース端子Ｓには、正側電源ＶDDが接続され
るとともにＰチャネルＭＯＳトランジスタＴP13 のソー
ス端子Ｓが接続されている。このＰチャネルＭＯＳトラ
ンジスタＴP13 のゲート端子Ｇは、ＮチャネルＭＯＳト
ランジスタＴN12 のドレイン端子ＤとＰチャネルＭＯＳ
トランジスタＴP1 2 のドレイン端子Ｄの中間接続点に接
続されている。また、このＰチャネルＭＯＳトランジス
タＴP13 のドレイン端子Ｄには、第２の基準電流源Ｉ2
が接続され、その接続点にオペアンプ２０の出力端子OU
T が接続されている。各ＥＳＤ保護回路１１Ａ、１１Ｂ
の構成については、図５のＥＳＤ保護回路と同一である
ので、その詳細な説明を援用する。
段に適用した場合の実施例である。オペアンプ２０は、
第１のＥＳＤ保護回路１１Ａを介して入力端子１０Ａに
ゲート端子が接続され、高誘電率のゲート絶縁膜を有す
るＮチャネルＭＯＳトランジスタＴN11 を有している。
このＮチャネルＭＯＳトランジスタＴN11 のソース端子
ＳはＮチャネルＭＯＳトランジスタＴN12 のソース端子
Ｓに共通接続され、この共通接続されたソース端子Ｓは
第１の基準電流源Ｉ1 に接続されている。ＮチャネルＭ
ＯＳＴN11 のドレイン端子Ｄには、ゲート端子Ｇとドレ
イン端子Ｄが短絡されたＰチャネルＭＯＳトランジスタ
ＴP11 が接続されている。ＰチャネルＭＯＳトランジス
タＴP11 のゲート端子Ｇには、ゲート端子Ｇが共通接続
され、さらにソース端子Ｓが共通接続されたＰチャネル
ＭＯＳトランジスタＴP12 が接続されている。この共通
接続されたソース端子Ｓには、正側電源ＶDDが接続され
るとともにＰチャネルＭＯＳトランジスタＴP13 のソー
ス端子Ｓが接続されている。このＰチャネルＭＯＳトラ
ンジスタＴP13 のゲート端子Ｇは、ＮチャネルＭＯＳト
ランジスタＴN12 のドレイン端子ＤとＰチャネルＭＯＳ
トランジスタＴP1 2 のドレイン端子Ｄの中間接続点に接
続されている。また、このＰチャネルＭＯＳトランジス
タＴP13 のドレイン端子Ｄには、第２の基準電流源Ｉ2
が接続され、その接続点にオペアンプ２０の出力端子OU
T が接続されている。各ＥＳＤ保護回路１１Ａ、１１Ｂ
の構成については、図５のＥＳＤ保護回路と同一である
ので、その詳細な説明を援用する。
【００１９】この場合においても、オペアンプ２０の入
力側初段のＮＭＯＳトランジスタＴ N11 、ＴN12 のみに
高誘電率のゲート絶縁膜を用いたＭＯＳトランジスタを
使用しているが、さらに後段の各ＭＯＳトランジスタを
高誘電率のゲート絶縁膜を用いたトランジスタとしても
良い。
力側初段のＮＭＯＳトランジスタＴ N11 、ＴN12 のみに
高誘電率のゲート絶縁膜を用いたＭＯＳトランジスタを
使用しているが、さらに後段の各ＭＯＳトランジスタを
高誘電率のゲート絶縁膜を用いたトランジスタとしても
良い。
【００２０】このようにアナログ回路においても、入力
段の初段のＭＯＳトランジスタに高誘電率のゲート絶縁
膜を設けることにより、各ＥＳＤ保護回路１１Ａ、１１
Ｂの抵抗ＲP 、ＲN の抵抗値並びにＰＮ接合ダイオード
の面積を小さくすることができ、各ＥＳＤ保護回路１１
Ａ、１１Ｂの時定数を小さくすることができるので、Ｅ
ＳＤ耐量を大きくするともに高速動作させることが可能
となる。
段の初段のＭＯＳトランジスタに高誘電率のゲート絶縁
膜を設けることにより、各ＥＳＤ保護回路１１Ａ、１１
Ｂの抵抗ＲP 、ＲN の抵抗値並びにＰＮ接合ダイオード
の面積を小さくすることができ、各ＥＳＤ保護回路１１
Ａ、１１Ｂの時定数を小さくすることができるので、Ｅ
ＳＤ耐量を大きくするともに高速動作させることが可能
となる。
【００２１】以上の各実施例においては、高誘電率のゲ
ート絶縁膜の材料として、Ｓｉ3 Ｎ 4 のみを用いて説明
したが、他の高誘電率の材料を用いることも可能であ
る。例えば、酸化アルミニウム（Ａｌ2Ｏ3 ：比誘電率
約８〜９）、ルチル型酸化チタン（ＴｉＯ2 ：比誘電
率 約１１４、ただし異方性あり）、チタン酸バリウム
（ＢａＴｉＯ3 ：比誘電率 約１０００）等が挙げられ
る。
ート絶縁膜の材料として、Ｓｉ3 Ｎ 4 のみを用いて説明
したが、他の高誘電率の材料を用いることも可能であ
る。例えば、酸化アルミニウム（Ａｌ2Ｏ3 ：比誘電率
約８〜９）、ルチル型酸化チタン（ＴｉＯ2 ：比誘電
率 約１１４、ただし異方性あり）、チタン酸バリウム
（ＢａＴｉＯ3 ：比誘電率 約１０００）等が挙げられ
る。
【００２２】第２の発明の実施例 以上の第１の発明の実施例は、ゲート絶縁膜の誘電率を
高くする場合について述べたが、絶縁破壊強度の大きな
材料を用いてゲート絶縁膜を構成するようにしても良
い。この場合において、絶縁破壊強度（単位：Ｖ／ｃ
ｍ）の大きな材料（Ｘ）の選定は、この絶縁破壊強度の
大きなゲート絶縁膜の誘電率および絶縁破壊強度をそれ
ぞれεx 、ＢＶx とし、ＳｉＯ2 ゲート絶縁膜の誘電率
および絶縁破壊強度をそれぞれεSiO2、ＢＶSiO2とした
場合に、次式、 εx ・ＢＶx ／εSiO2・ＢＶSiO2＞１ ……（１） を満たす材料とすればよい。例えば、上述の四窒化三ケ
イ素Ｓｉ3 Ｎ4 の絶縁破壊強度ＢＶSi3N4 は、約１０7
（Ｖ／ｃｍ）であり、上式（１）を満たす。
高くする場合について述べたが、絶縁破壊強度の大きな
材料を用いてゲート絶縁膜を構成するようにしても良
い。この場合において、絶縁破壊強度（単位：Ｖ／ｃ
ｍ）の大きな材料（Ｘ）の選定は、この絶縁破壊強度の
大きなゲート絶縁膜の誘電率および絶縁破壊強度をそれ
ぞれεx 、ＢＶx とし、ＳｉＯ2 ゲート絶縁膜の誘電率
および絶縁破壊強度をそれぞれεSiO2、ＢＶSiO2とした
場合に、次式、 εx ・ＢＶx ／εSiO2・ＢＶSiO2＞１ ……（１） を満たす材料とすればよい。例えば、上述の四窒化三ケ
イ素Ｓｉ3 Ｎ4 の絶縁破壊強度ＢＶSi3N4 は、約１０7
（Ｖ／ｃｍ）であり、上式（１）を満たす。
【００２３】これにより第１の発明と同様の効果を得る
ことができる。すなわち、内部回路を確実に保護し、処
理速度を高速にすることができる。また、第１の発明の
他の実施例（図２参照）と同様に高誘電率のゲート絶縁
膜とＮ型基板との間にＳｉＯ2 膜を形成すれば、ＥＳＤ
耐量を大きくし、高速動作を行わせることが可能となる
とともに、さらにＭＯＳトランジスタにおける表面のリ
ーク電流等の電気的特性を向上させることができる。
ことができる。すなわち、内部回路を確実に保護し、処
理速度を高速にすることができる。また、第１の発明の
他の実施例（図２参照）と同様に高誘電率のゲート絶縁
膜とＮ型基板との間にＳｉＯ2 膜を形成すれば、ＥＳＤ
耐量を大きくし、高速動作を行わせることが可能となる
とともに、さらにＭＯＳトランジスタにおける表面のリ
ーク電流等の電気的特性を向上させることができる。
【００２４】
【発明の効果】第１の発明によれば、前記ＭＩＳトラン
ジスタのゲート絶縁膜としてＳｉＯ 2 ゲート絶縁膜の誘
電率よりも高誘電率を有する高誘電率ゲート絶縁膜を用
い、前記高誘電率ゲート絶縁膜の膜厚を前記ゲート絶縁
膜として前記ＳｉＯ2 ゲート絶縁膜を設ける場合と比較
して厚くしてあるので、前記ＳｉＯ2 ゲート絶縁膜を用
いた場合と比較して、前記入力端子に過電圧が印加され
た場合に耐えることができ、内部回路を確実に保護す
る。また、保護回路を強化することに伴なう保護回路の
時定数の増加を避けられ、入力段で処理速度が低下しな
いので、高速に処理を行える。
ジスタのゲート絶縁膜としてＳｉＯ 2 ゲート絶縁膜の誘
電率よりも高誘電率を有する高誘電率ゲート絶縁膜を用
い、前記高誘電率ゲート絶縁膜の膜厚を前記ゲート絶縁
膜として前記ＳｉＯ2 ゲート絶縁膜を設ける場合と比較
して厚くしてあるので、前記ＳｉＯ2 ゲート絶縁膜を用
いた場合と比較して、前記入力端子に過電圧が印加され
た場合に耐えることができ、内部回路を確実に保護す
る。また、保護回路を強化することに伴なう保護回路の
時定数の増加を避けられ、入力段で処理速度が低下しな
いので、高速に処理を行える。
【００２５】また、第２の発明によれば、ＭＩＳトラン
ジスタに設けるゲート絶縁膜は、ＳｉＯ2 ゲート絶縁膜
に比較して過電圧に対して強くなる。したがって、入力
端子に過電圧が印加された場合でも耐えることができ、
内部回路を確実に保護することができる。また、保護回
路を強化することに伴なう保護回路の時定数の増加を避
けられ、入力段で処理速度が低下することがないので、
処理速度を高速にすることができる。
ジスタに設けるゲート絶縁膜は、ＳｉＯ2 ゲート絶縁膜
に比較して過電圧に対して強くなる。したがって、入力
端子に過電圧が印加された場合でも耐えることができ、
内部回路を確実に保護することができる。また、保護回
路を強化することに伴なう保護回路の時定数の増加を避
けられ、入力段で処理速度が低下することがないので、
処理速度を高速にすることができる。
【図１】第１の発明の一の実施例のＭＯＳトランジスタ
の断面図である。
の断面図である。
【図２】第１の発明の他の実施例のＭＯＳトランジスタ
の断面図である。
の断面図である。
【図３】第１の発明の一の実施例の回路図である。
【図４】第１の発明の他の実施例の回路図である。
【図５】従来例の回路図である。
１…ＭＯＳトランジスタ ２…Ｎ型基板 ３…Ｐ型拡散層 ４…高誘電率のゲート絶縁膜 ５…ゲート端子 ６…ＳｉＯ2 膜 １０、１０Ａ、１０Ｂ…入力端子 １１、１１Ａ、１１Ｂ…ＥＳＤ保護回路 １２…ＣＭＯＳインバータ（高誘電率ゲート絶縁膜） １３…ＣＭＯＳインバータ ２０…オペアンプ ＲP 、ＲN …拡散抵抗 ＤP 、ＤN …ＰＮ接合ダイオード ＴN1…ＮチャネルＭＯＳトランジスタ（高誘電率ゲート
絶縁膜） ＴP1…ＰチャネルＭＯＳトランジスタ（高誘電率ゲート
絶縁膜） ＴN2…ＮチャネルＭＯＳトランジスタ ＴP2…ＰチャネルＭＯＳトランジスタ ＴN11 、ＴN12 …ＮチャネルＭＯＳトランジスタ（高誘
電率ゲート絶縁膜） ＴP11 、ＴP12 、ＴP13 …ＰチャネルＭＯＳトランジス
タ
絶縁膜） ＴP1…ＰチャネルＭＯＳトランジスタ（高誘電率ゲート
絶縁膜） ＴN2…ＮチャネルＭＯＳトランジスタ ＴP2…ＰチャネルＭＯＳトランジスタ ＴN11 、ＴN12 …ＮチャネルＭＯＳトランジスタ（高誘
電率ゲート絶縁膜） ＴP11 、ＴP12 、ＴP13 …ＰチャネルＭＯＳトランジス
タ
Claims (4)
- 【請求項１】 外部からの信号が供給される入力端子
（１０）と、 前記入力端子（１０）に接続され、前記入力端子（１
０）に印加される過電圧から内部回路（１２）を保護す
る保護回路（１１）と、 前記保護回路（１１）を介して前記入力端子（１０）に
ゲート端子（５、Ｇ）が接続されたＭＩＳトランジスタ
（１）と、を有する半導体集積回路装置であって、 前記ＭＩＳトランジスタ（１）のゲート絶縁膜としてＳ
ｉＯ2 ゲート絶縁膜の誘電率よりも高誘電率を有する高
誘電率ゲート絶縁膜（４）を用い、前記高誘電率ゲート
絶縁膜（４）の膜厚を前記ゲート絶縁膜として前記Ｓｉ
Ｏ2 ゲート絶縁膜を設ける場合と比較して厚くしたこと
を特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、 前記高誘電率ゲート絶縁膜（４）と前記ＭＩＳトランジ
スタの基板（２）との間に、ＳｉＯ2 膜（６）を設けた
ことを特徴とする半導体集積回路装置。 - 【請求項３】 外部からの信号が供給される入力端子
（１０）と、前記入力端子（１０）に接続され、前記入
力端子（１０）に印加される過電圧から内部回路（１
２）を保護する保護回路（１１）と、前記保護回路（１
１）を介して前記入力端子（１０）にゲート端子（５、
Ｇ）が接続されたＭＩＳトランジスタ（１）と、を有す
る半導体集積回路装置であって、 前記ＭＩＳトランジスタ（１）に設けるゲート絶縁膜
は、当該ゲート絶縁膜材料の誘電率をεx 、その絶縁破
壊強度をＢＶx とし、ＳｉＯ2 ゲート絶縁膜の誘電率を
εSiO2、その絶縁破壊強度をＢＶSiO2とした場合に、次
式、 （εx ・ＢＶx ）／（εSiO2・ＢＶSiO2）＞１ を満たすことを特徴とする半導体集積回路装置。 - 【請求項４】 請求項３記載の半導体集積回路装置にお
いて、 前記ゲート絶縁膜（５、Ｇ）と前記ＭＩＳトランジスタ
の基板（２）との間に、ＳｉＯ2 膜（６）を設けたこと
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3240039A JPH0582740A (ja) | 1991-09-19 | 1991-09-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3240039A JPH0582740A (ja) | 1991-09-19 | 1991-09-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582740A true JPH0582740A (ja) | 1993-04-02 |
Family
ID=17053565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3240039A Withdrawn JPH0582740A (ja) | 1991-09-19 | 1991-09-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0582740A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6436777B1 (en) | 2000-10-19 | 2002-08-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| US7067889B2 (en) | 2001-11-15 | 2006-06-27 | Renesas Technology Corp. | Method for manufacturing semiconductor integrated circuit device |
-
1991
- 1991-09-19 JP JP3240039A patent/JPH0582740A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6436777B1 (en) | 2000-10-19 | 2002-08-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| US7067889B2 (en) | 2001-11-15 | 2006-06-27 | Renesas Technology Corp. | Method for manufacturing semiconductor integrated circuit device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |