JP2002076271A

JP2002076271A - 半導体集積回路

Info

Publication number: JP2002076271A
Application number: JP2000252595A
Authority: JP
Inventors: Daisaku Sudo; 大策須藤; Akira Miyoshi; 明三好
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-08-23
Filing date: 2000-08-23
Publication date: 2002-03-15

Abstract

(57)【要約】【課題】従来のデカップリングコンデンサは、ショー
トが発生した場合、電源とグラウンドが直接ショートし
てしまうため、チップ自体が使い物にならなくなってい
た。【解決手段】ＭＯＳトランジスタで構成されたデカッ
プリングコンデンサ２０１と、このデカップリングコン
デンサ２０１と電源間に接続されたｐＭＯＳトランジス
タ２０２と、デカップリングコンデンサ２０１とグラウ
ンド間に接続されたｎＭＯＳトランジスタ２０３とを備
えている。また、ｐＭＯＳトランジスタ２０２のゲート
端子は、ｎＭＯＳトランジスタ２０３のドレイン端子と
デカップリングコンデンサ２０１との接続点Ｖｂに接続
され、ｎＭＯＳトランジスタ２０３のゲート端子はｐＭ
ＯＳトランジスタ２０２のドレイン端子とデカップリン
グコンデンサ２０１との接続点Ｖａに接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デカップリングコ
ンデンサを備えた半導体集積回路に関する。

【０００２】

【従来の技術】電源電圧の急激な変動により、論理回路
が誤作動を起こす場合がある。また、局所的により多く
の電流が消費される回路がある場合、その周辺の電源電
圧が低下するため、動作速度が低下する。このような現
象を防ぐため、電源とグラウンド間にコンデンサを挿入
することで電源電圧の急激な変動を抑えたり、局所的に
電源電圧が低下することを防ぐ。このような電源とグラ
ウンドにはさまれた絶縁物による容量のことをデカップ
リングコンデンサという。デカップリングコンデンサの
容量が大きい程、電源電圧の変動も少なく、電流供給量
も大きい。

【０００３】デカップリングコンデンサの１つの例とし
ては、ＭＯＳトランジスタのゲート酸化膜を利用する方
法があげられる。例えば、ｎＭＯＳトランジスタのゲー
ト端子を電源に接続し、ソースとドレインとウェルをグ
ラウンドに接続することでデカップリングコンデンサを
形成できる。このような構成とした場合、デカップリン
グコンデンサの容量を大きくするためには、ゲート酸化
膜を薄くし、面積を大きくしなければならない。

【０００４】

【発明が解決しようとする課題】しかしながら、ゲート
酸化膜を薄くして、面積を大きくすると、ゲート酸化膜
にピンホールができる確率が高くなる。また、電気的絶
縁能力も低下して、わずかな静電気が発生しても絶縁破
壊を起こす確率が高くなる。ピンホールや絶縁破壊がひ
とたび発生すると電源とグラウンドとがショートするた
め、チップそのものが不良となり使い物にならなくなっ
てしまう。

【０００５】本発明はかかる点に鑑みてなされたもので
あり、その目的は、デカップリングコンデンサにショー
トが発生した場合でも、電源とグラウンドのショートを
防ぐことができる半導体集積回路を提供することであ
る。

【０００６】

【課題を解決するための手段】請求項１記載の半導体集
積回路は、電源とグラウンドとの間に挿入したデカップ
リングコンデンサを備えた半導体集積回路であって、デ
カップリングコンデンサにショートが発生した際に、電
源とグラウンド間の抵抗となる保護回路を設けたことを
特徴とする。

【０００７】この構成により、デカップリングコンデン
サがショートを発生した場合でも、電源とグラウンドの
ショートを防ぐことができる。

【０００８】請求項２記載の半導体集積回路は、請求項
１記載の半導体集積回路において、保護回路は、電源と
デカップリングコンデンサとの間に接続した第１の抵抗
と、デカップリングコンデンサとグラウンドとの間に接
続した第２の抵抗とからなることを特徴とする。

【０００９】このように第１と第２の抵抗により、デカ
ップリングコンデンサがショートを発生した場合でも、
電源とグラウンドのショートを防ぐことができる。

【００１０】請求項３記載の半導体集積回路は、請求項
１記載の半導体集積回路において、保護回路は、電源と
デカップリングコンデンサとの間に挿入されソース端子
を電源と接続しドレイン端子をデカップリングコンデン
サと接続したｐＭＯＳトランジスタと、デカップリング
コンデンサとグラウンドとの間に挿入されソース端子を
グラウンドと接続しドレイン端子をデカップリングコン
デンサと接続したｎＭＯＳトランジスタとを設け、ｐＭ
ＯＳトランジスタのゲート端子をｎＭＯＳトランジスタ
のドレイン端子と接続し、ｎＭＯＳトランジスタのゲー
ト端子をｐＭＯＳトランジスタのドレイン端子に接続し
たことを特徴とする。

【００１１】この構成により、ｐＭＯＳトランジスタお
よびｎＭＯＳトランジスタの保護回路は、デカップリン
グコンデンサにショートが発生していない場合には低抵
抗、ショートが発生した場合には高抵抗となり、電源と
グラウンド間のショートを防ぐことができる。また、デ
カップリングコンデンサにショートが発生していない場
合には保護回路自体がデカップリングコンデンサとして
働く。

【００１２】請求項４記載の半導体集積回路は、請求項
３記載の半導体集積回路において、デカップリングコン
デンサはソース端子およびドレイン端子間を接続したデ
プレッション型ＭＯＳトランジスタであることを特徴と
する。

【００１３】これにより、デカップリングコンデンサの
ゲート電極の直下でショートが発生しても、ゲート電極
と基板が直接ショートせず、保護回路が正常に動作する
ことができる。

【００１４】請求項５記載の半導体集積回路は、請求項
３記載の半導体集積回路において、デカップリングコン
デンサはソース端子およびドレイン端子間を接続したＭ
ＯＳトランジスタからなり、保護回路を構成するｐＭＯ
ＳトランジスタおよびｎＭＯＳトランジスタのゲート酸
化膜の膜厚を、デカップリングコンデンサを構成するＭ
ＯＳトランジスタのゲート酸化膜の膜厚より厚くしたこ
とを特徴とする。

【００１５】これにより、保護回路自体にショートが発
生しにくくなる。また、デカップリングコンデンサでシ
ョートが発生した場合、保護回路による抵抗成分が大き
くなり、電源とグラウンド間のリーク電流の低減を図る
ことができる。

【００１６】請求項６記載の半導体集積回路は、請求項
３，４または５記載の半導体集積回路において、保護回
路を構成するｐＭＯＳトランジスタおよびｎＭＯＳトラ
ンジスタを電源投入時にオンさせる回路を付加したこと
を特徴とする。

【００１７】これにより、デカップリングコンデンサが
電源投入時に正常に動作しないことを防止できる。

【００１８】

【発明の実施の形態】（第１の実施の形態）図１は本発
明の第１の実施の形態の半導体集積回路の要部回路図で
ある。この図１に示すように、ＭＯＳトランジスタで構
成されたデカップリングコンデンサ１０１と、このデカ
ップリングコンデンサ１０１と電源間に接続された抵抗
１０２と、デカップリングコンデンサ１０１とグラウン
ド間に接続された抵抗１０３とを備えている。抵抗１０
２、１０３は十分大きな抵抗値とする。

【００１９】デカップリングコンデンサ１０１は、ここ
ではｎＭＯＳトランジスタを用い、そのソース端子とド
レイン端子とを接続し、その接続点に抵抗１０３を接続
し、ゲート端子に抵抗１０２を接続している。また、ｐ
型基板の表面にソースドレインのｎ型拡散層が形成さ
れ、ｐ型基板はグラウンドに接続されている。

【００２０】このような回路構成において、デカップリ
ングコンデンサ１０１にゲート端子とドレイン端子間、
ゲート端子とソース端子間、ゲート端子と基板間のいず
れかにショートが発生した場合を考える。このとき、電
源とグラウンド間にパスができるが、抵抗１０２、１０
３を介しているため、この抵抗１０２、１０３が十分大
きな値であれば流れる電流量を少なくすることができ
る。この流れる電流が、チップの使用条件より許容され
る量であればデカップリングコンデンサ１０１にショー
トが発生してもチップを使用することができる。

【００２１】（第２の実施の形態）図２は本発明の第２
の実施の形態の半導体集積回路の要部回路図である。こ
の図２に示すように、ＭＯＳトランジスタで構成された
デカップリングコンデンサ２０１と、このデカップリン
グコンデンサ２０１と電源間に接続されたｐＭＯＳトラ
ンジスタ２０２と、デカップリングコンデンサ２０１と
グラウンド間に接続されたｎＭＯＳトランジスタ２０３
とを備えている。また、ｐＭＯＳトランジスタ２０２の
ゲート端子は、ｎＭＯＳトランジスタ２０３のドレイン
端子とデカップリングコンデンサ２０１との接続点Ｖｂ
に接続され、ｎＭＯＳトランジスタ２０３のゲート端子
はｐＭＯＳトランジスタ２０２のドレイン端子とデカッ
プリングコンデンサ２０１との接続点Ｖａに接続されて
いる。デカップリングコンデンサ２０１は、ここではｎ
ＭＯＳトランジスタを用いた図１のデカップリングコン
デンサ１０１と同じ構成である。

【００２２】デカップリングコンデンサ２０１が正常動
作しているとき、ｐＭＯＳトランジスタ２０２およびｎ
ＭＯＳトランジスタ２０３はそれぞれのゲート端子に接
続された接続点Ｖａ，Ｖｂの電位によってオン状態とな
り、やがて接続点Ｖａは電源電位、Ｖｂはグラウンド電
位に落ち着く。この定常状態においては、ｐＭＯＳトラ
ンジスタ２０２およびｎＭＯＳトランジスタ２０３は完
全にオン状態となり低抵抗となる。

【００２３】一方、デカップリングコンデンサ２０１に
ショートが発生した場合を考える。この場合の等価回路
を図３に示す。デカップリングコンデンサ２０１で絶縁
破壊等によるショートが発生した場合、図３に示すよう
に、接続点Ｖａ，Ｖｂが同電位となる。このときの電位
は、グラウンドから電源までの間の電位となるので、ｐ
ＭＯＳトランジスタ２０２およびｎＭＯＳトランジスタ
２０３のオン抵抗は、ショートが発生する以前に比べて
大きくなる。ｐＭＯＳトランジスタ２０２とｎＭＯＳト
ランジスタ２０３のＷ／Ｌ（Ｗはチャネル幅，Ｌはチャ
ネル長）を極力小さくしておくことで、オン抵抗をさら
に高くすることができる。この高いオン抵抗によって、
電源とグラウンド間を流れるリーク電流を低減すること
ができる。このように、ｐＭＯＳトランジスタ２０２お
よびｎＭＯＳトランジスタ２０３は、デカップリングコ
ンデンサ２０１のショートが発生した場合に電源とグラ
ウンド間のショートを回避するための保護回路である。

【００２４】また、図２の回路構成とすることで、デカ
ップリングコンデンサ２０１のショートが発生していな
いときは、ｐＭＯＳトランジスタ２０２、ｎＭＯＳトラ
ンジスタ２０３がそれぞれデカップリングコンデンサと
なる。図２において、デカップリングコンデンサ２０
１、ｐＭＯＳトランジスタ２０２、ｎＭＯＳトランジス
タ２０３にショートが発生していないとする。さきほど
説明した定常状態では、接続点Ｖａ，Ｖｂはそれぞれ電
源電位，グラウンド電位となる。すなわち、ｐＭＯＳト
ランジスタ２０２は、そのドレイン端子とソース端子が
電源電位となり、ゲート端子がグラウンド電位となるの
で、デカップリングコンデンサとなる。同様にｎＭＯＳ
トランジスタ２０３は、そのドレイン端子とソース端子
がグラウンド電位、ゲート端子が電源電位になるので、
デカップリングコンデンサとなる。このように、ｐＭＯ
Ｓトランジスタ２０２およびｎＭＯＳトランジスタ２０
３は、保護回路として働くだけでなく、ショートが発生
していないときにはデカップリングコンデンサとしても
働く。デカップリングコンデンサの容量が大きくなれ
ば、それだけ雑音による影響を受けにくくなる。

【００２５】図２の回路構成において、デカップリング
コンデンサ２０１にショートが発生し、ｐＭＯＳトラン
ジスタ２０２とｎＭＯＳトランジスタ２０３が動作した
場合を考える。図３に回路図を、図４に断面図を示す。
ここでは、デカップリングコンデンサ２０１はゲート端
子とドレイン端子またはゲート端子とソース端子がショ
ートしている。デカップリングコンデンサ２０１による
容量はなくなってしまうが、ｐＭＯＳトランジスタ２０
２とｎＭＯＳトランジスタ２０３が動作することでドレ
イン容量４０４と４０５が電源とグラウンド間にあらわ
れる。このドレイン容量４０４および４０５がデカップ
リングコンデンサとなる。これらの容量はデカップリン
グコンデンサ２０１の容量よりは少ないが、全く無いよ
りは良い。また、スクリーニングすることで、デカップ
リングコンデンサ２０１でショートが発生したチップで
も、比較的雑音が少ない環境では使用可能となる。

【００２６】図２の回路構成において、デカップリング
コンデンサ２０１のショート箇所によっては、ｐＭＯＳ
トランジスタ２０２およびｎＭＯＳトランジスタ２０３
の保護回路が働かない場合もある。図５に本実施の形態
におけるｎＭＯＳトランジスタで構成したデカップリン
グコンデンサ２０１の断面図を示す。デカップリングコ
ンデンサのショートが、ゲート端子とドレイン端子間ま
たはゲート端子とソース端子間でおこった場合（図中の
黒矢印）、保護回路が正常に働くが、ゲート電極と基板
の間でショートがおこった場合（図中の白矢印）には、
基板を介してグラウンドに直接接続されるため、保護回
路を介さず電源とグラウンドがショートしてしまい、チ
ップ自体が使い物にならなくなる。ゲート端子とドレイ
ン端子間、ゲート端子とソース端子間には、ゲート酸化
膜の境界が存在し特異点となっているため、ショートの
発生確率がその他の場所に比べて高い。保護回路を用い
ないデカップリングコンデンサのみの構成（従来）と比
べると、ゲート端子とドレイン端子間、ゲート端子とソ
ース端子間のショートに対しては回避できるのでチップ
の救済を行うことができる。

【００２７】ただし、基板ではなく分離されたウェル上
にデカップリングコンデンサを形成し、このウェルとデ
カップリングコンデンサのソース端子とドレイン端子を
接続しておけば、ゲート電極の直下でショートが発生し
ても保護回路は正常に動作することができる。

【００２８】なお、第１，第２の実施の形態において、
デカップリングコンデンサ１０１，２０１にｐＭＯＳト
ランジスタを用いてもよく、その場合、ＭＯＳトランジ
スタの電源側とソース側の配置を逆にする。すなわち、
ｐＭＯＳトランジスタのソース端子とドレイン端子とを
接続し、その接続点を抵抗１０２を介して電源に接続
し、ゲート端子を抵抗１０３を介してグラウンドに接続
する。また、表面にソースドレインのｐ型拡散層が形成
されるｎ型基板を電源に接続する。あるいは表面にソー
スドレインのｐ型拡散層が形成されるｎ型領域を、電源
に接続されたｐ型基板上に形成したｎ型ウェル領域とす
ることで、前述のように、ゲート電極の直下でショート
が発生しても保護回路は正常に動作することができる。

【００２９】（第３の実施の形態）第２の実施の形態で
は、デカップリングコンデンサに、エンハンスメント型
のＭＯＳトランジスタを使用したが、本実施の形態で
は、デプレッション型のＭＯＳトランジスタを使用する
ものであり、他の構成は第２の実施の形態と同様であ
る。図６にデプレッション型のｎＭＯＳトランジスタを
使用したデカップリングコンデンサの断面図を示す。エ
ンハンスメント型のｎＭＯＳトランジスタとの相違点
は、ゲート電極の直下に最初から反転層としてＮ型領域
が存在していることである。この反転層が存在すること
でゲート電極の直下でショートが発生しても（図中の白
矢印）、ゲート電極と基板が直接ショートせず、保護回
路を介する。そのため、デカップリングコンデンサのど
こでショートが発生しても保護回路は正常に動作するこ
とができる。

【００３０】なお、デプレッション型のｐＭＯＳトラン
ジスタで構成したデカップリングコンデンサでも同様で
ある。

【００３１】（第４の実施の形態）第２の実施の形態お
よび第３の実施の形態では、デカップリングコンデンサ
に使用しているＭＯＳトランジスタも、保護回路に使用
しているＭＯＳトランジスタもすべて同じゲート酸化膜
厚としてきた。しかし、保護回路自体にショートが発生
しては、チップの救済ができなくなる。そこで図７に示
すように、デカップリングコンデンサ７０１に使用して
いるＭＯＳトランジスタよりも、保護回路に使用してい
るｐＭＯＳトランジスタ７０２とｎＭＯＳトランジスタ
７０３のゲート酸化膜厚を厚くする。実際にはマスクを
１枚増やすことになるが、最初から酸化膜厚を二種類も
つプロセスならマスクを増やすことなく対応できる。な
お、デカップリングコンデンサ７０１とｐＭＯＳトラン
ジスタ７０２とｎＭＯＳトランジスタ７０３の接続関係
は、図２のデカップリングコンデンサ２０１とｐＭＯＳ
トランジスタ２０２とｎＭＯＳトランジスタ２０３の接
続関係と同じである。

【００３２】このようにすることで、保護回路で使用し
ているｐＭＯＳトランジスタ７０２、ｎＭＯＳトランジ
スタ７０３で発生するかもしれない絶縁破壊の発生確率
を抑えることができ、保護回路が正常に動作する確率が
増える。

【００３３】また、デカップリングコンデンサ７０１で
ショートが発生した場合、ｐＭＯＳトランジスタ７０２
とｎＭＯＳトランジスタ７０３が動作するが、ゲート酸
化膜が厚いためにオン抵抗が高くなる。ゆえに、電源と
グラウンド間に流れる電流量が、ゲート酸化膜が厚くな
い場合に比べて減るため、リーク電流の低減を行うこと
ができる。

【００３４】（第５の実施の形態）第２の実施の形態で
説明した図２の回路構成では、電源投入時に接続点Ｖａ
がグラウンド電位、接続点Ｖｂが電源電位という初期値
であった場合、ｐＭＯＳトランジスタ２０２およびｎＭ
ＯＳトランジスタ２０３はオフ状態となるため、デカッ
プリングコンデンサ２０１が正常に働かない可能性があ
る。これを防ぐために本実施の形態では図８の回路構成
とする。

【００３５】本実施の形態では、図２の回路に、ｐＭＯ
Ｓトランジスタ２０２に並列接続されたｐＭＯＳトラン
ジスタ８０４と、ｎＭＯＳトランジスタ２０３に並列接
続されゲートにリセット信号が入力されるｎＭＯＳトラ
ンジスタ８０５と、リセット信号reset を論理反転して
ｐＭＯＳトランジスタ８０４のゲートへ出力するインバ
ータとを追加している。

【００３６】電源投入時にリセット信号reset を論理
“１”にしておく。リセット信号reset が論理“１”と
なることで、ｐＭＯＳトランジスタ８０４とｎＭＯＳト
ランジスタ８０５がＯＮ（オン）状態となり、ｐＭＯＳ
トランジスタ２０２およびｎＭＯＳトランジスタ２０３
もＯＮ状態となる。ｐＭＯＳトランジスタ２０２および
ｎＭＯＳトランジスタ２０３がＯＮ状態となれば、接続
点Ｖａが電源電位、接続点Ｖｂがグラウンド電位の定常
状態となるので、その後、リセット信号reset を論理
“０”とすることで、ｐＭＯＳトランジスタ２０２およ
びｎＭＯＳトランジスタ２０３の保護回路が正常に働く
ことができる。

【００３７】なお、図８では、ｐＭＯＳトランジスタ８
０４およびｎＭＯＳトランジスタ８０５を追加している
が、図２の回路に、ｐＭＯＳトランジスタ８０４のみを
追加し、それを電源投入時にＯＮ状態とし、前述の定常
状態となった後、ＯＦＦさせるようにしてもよい。ある
いは、ｎＭＯＳトランジスタ８０５のみを追加し、それ
を電源投入時にＯＮ状態とし、前述の定常状態となった
後、ＯＦＦ（オフ）させるようにしてもよい。

【００３８】また、本実施の形態においても、デカップ
リングコンデンサとして、前述の実施の形態で説明した
構成のものを用いることができるのは言うまでもない。

【００３９】

【発明の効果】本発明の請求項１によれば、デカップリ
ングコンデンサにショートが発生した際に、電源とグラ
ウンド間の抵抗となる保護回路を設けたことにより、デ
カップリングコンデンサがショートを発生した場合で
も、電源とグラウンドのショートを防ぐことができる。

【００４０】請求項２のように、保護回路は、電源とデ
カップリングコンデンサとの間に接続した第１の抵抗
と、デカップリングコンデンサとグラウンドとの間に接
続した第２の抵抗とで構成できる。

【００４１】また、請求項３のように、保護回路は、電
源とデカップリングコンデンサとの間に挿入したｐＭＯ
Ｓトランジスタと、デカップリングコンデンサとグラウ
ンドとの間に挿入したｎＭＯＳトランジスタとで構成で
き、この場合、保護回路は、デカップリングコンデンサ
にショートが発生していない場合には低抵抗、ショート
が発生した場合には高抵抗となり、電源とグラウンド間
のショートを防ぐことができる。また、デカップリング
コンデンサにショートが発生していない場合には保護回
路自体がデカップリングコンデンサとして働く。

【００４２】また、請求項４のように、デカップリング
コンデンサにデプレッション型ＭＯＳトランジスタを用
いることにより、デカップリングコンデンサのゲート電
極の直下でショートが発生しても、ゲート電極と基板が
直接ショートせず、保護回路が正常に動作することがで
きる。

【００４３】また、請求項５のように、保護回路を構成
するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタ
のゲート酸化膜の膜厚を、デカップリングコンデンサを
構成するＭＯＳトランジスタのゲート酸化膜の膜厚より
厚くしたことにより、保護回路自体にショートが発生し
にくくなる。また、デカップリングコンデンサでショー
トが発生した場合、保護回路による抵抗成分が大きくな
り、電源とグラウンド間のリーク電流の低減を図ること
ができる。

【００４４】また、請求項６のように、保護回路を構成
するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタ
を電源投入時にオンさせる回路を付加したことにより、
デカップリングコンデンサが電源投入時に正常に動作し
ないことを防止できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の半導体集積回路の
要部回路図。

【図２】本発明の第２の実施の形態の半導体集積回路の
要部回路図。

【図３】図２においてデカップリングコンデンサにショ
ートが発生した場合の回路図。

【図４】図２においてデカップリングコンデンサにショ
ートが発生した場合の断面図。

【図５】本発明の第２の実施の形態におけるデカップリ
ングコンデンサの断面図。

【図６】本発明の第３の実施の形態におけるデカップリ
ングコンデンサの断面図。

【図７】本発明の第４の実施の形態の半導体集積回路の
要部断面図。

【図８】本発明の第５の実施の形態の半導体集積回路の
要部回路図。

【符号の説明】

１０１デカップリングコンデンサ１０２抵抗１０３抵抗２０１デカップリングコンデンサ２０２ｐＭＯＳトランジスタ２０３ｎＭＯＳトランジスタ７０１デカップリングコンデンサ７０２ｐＭＯＳトランジスタ７０３ｎＭＯＳトランジスタ８０４ｐＭＯＳトランジスタ８０５ｎＭＯＳトランジスタ８０６インバータ

Claims

【特許請求の範囲】

【請求項１】電源とグラウンドとの間に挿入したデカ
ップリングコンデンサを備えた半導体集積回路であっ
て、前記デカップリングコンデンサにショートが発生した際
に、前記電源と前記グラウンド間の抵抗となる保護回路
を設けたことを特徴とする半導体集積回路。
【請求項２】保護回路は、電源とデカップリングコン
デンサとの間に接続した第１の抵抗と、前記デカップリ
ングコンデンサとグラウンドとの間に接続した第２の抵
抗とからなることを特徴とする請求項１記載の半導体集
積回路。
【請求項３】保護回路は、電源とデカップリングコン
デンサとの間に挿入されソース端子を前記電源と接続し
ドレイン端子をデカップリングコンデンサと接続したｐ
ＭＯＳトランジスタと、前記デカップリングコンデンサ
とグラウンドとの間に挿入されソース端子を前記グラウ
ンドと接続しドレイン端子を前記デカップリングコンデ
ンサと接続したｎＭＯＳトランジスタとを設け、前記ｐ
ＭＯＳトランジスタのゲート端子を前記ｎＭＯＳトラン
ジスタのドレイン端子と接続し、前記ｎＭＯＳトランジ
スタのゲート端子を前記ｐＭＯＳトランジスタのドレイ
ン端子に接続したことを特徴とする請求項１記載の半導
体集積回路。
【請求項４】デカップリングコンデンサはソース端子
およびドレイン端子間を接続したデプレッション型ＭＯ
Ｓトランジスタであることを特徴とする請求項３記載の
半導体集積回路。
【請求項５】デカップリングコンデンサはソース端子
およびドレイン端子間を接続したＭＯＳトランジスタか
らなり、保護回路を構成するｐＭＯＳトランジスタおよ
びｎＭＯＳトランジスタのゲート酸化膜の膜厚を、前記
デカップリングコンデンサを構成するＭＯＳトランジス
タのゲート酸化膜の膜厚より厚くしたことを特徴とする
請求項３記載の半導体集積回路。
【請求項６】保護回路を構成するｐＭＯＳトランジス
タおよびｎＭＯＳトランジスタを電源投入時にオンさせ
る回路を付加したことを特徴とする請求項３，４または
５記載の半導体集積回路。