JPH0595273A - 半導体装置及びこれを用いた集積回路 - Google Patents
半導体装置及びこれを用いた集積回路Info
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- JPH0595273A JPH0595273A JP3332607A JP33260791A JPH0595273A JP H0595273 A JPH0595273 A JP H0595273A JP 3332607 A JP3332607 A JP 3332607A JP 33260791 A JP33260791 A JP 33260791A JP H0595273 A JPH0595273 A JP H0595273A
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- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate
Abstract
(57)【要約】
【目的】 雑音の低減が可能な新しい半導体装置、特に
これらを集積して高密度の集積回路をえることができる
半導体装置を提供すること。 【構成】 オーバーシュートあるいはアンダーシュート
を吸収して正しい出力信号を得ることができる内部雑音
が抑制された本発明の半導体装置は、トランジスタを含
む論理回路部分(2)(3)と、論理回路部の電源側電極と電
源ライン(5) の間にカソードが電源ラインに向くように
配置された第１のダイオード(6) と、グランド側電極と
グランドライン(7) との間にアノードがグランドライン
の方を向くように配置された第２のダイオード(8) を備
えてなる。また、本発明の別の半導体装置は MOSトラン
ジスタを含み、装置の電源ラインに繋がる側の電極部分
は、金属電極と接触する半導体部分の不純物濃度を制御
することにより形成され、ダイオード効果を持ってい
る。
これらを集積して高密度の集積回路をえることができる
半導体装置を提供すること。 【構成】 オーバーシュートあるいはアンダーシュート
を吸収して正しい出力信号を得ることができる内部雑音
が抑制された本発明の半導体装置は、トランジスタを含
む論理回路部分(2)(3)と、論理回路部の電源側電極と電
源ライン(5) の間にカソードが電源ラインに向くように
配置された第１のダイオード(6) と、グランド側電極と
グランドライン(7) との間にアノードがグランドライン
の方を向くように配置された第２のダイオード(8) を備
えてなる。また、本発明の別の半導体装置は MOSトラン
ジスタを含み、装置の電源ラインに繋がる側の電極部分
は、金属電極と接触する半導体部分の不純物濃度を制御
することにより形成され、ダイオード効果を持ってい
る。
Description
【０００１】
【産業上の利用分野】本発明は、内部雑音を低減する構
造を備えた半導体装置に関し、特に MOS型集積回路を構
成するものに関する。
造を備えた半導体装置に関し、特に MOS型集積回路を構
成するものに関する。
【０００２】
【従来の技術】半導体集積回路は、それが適用される電
子機器が高性能化するにつれて、近年より高速化、より
高密度集積化が要求されてきた。こうした要求を満たす
ためには、集積回路内部に発生する雑音の問題を解決し
なければならない。
子機器が高性能化するにつれて、近年より高速化、より
高密度集積化が要求されてきた。こうした要求を満たす
ためには、集積回路内部に発生する雑音の問題を解決し
なければならない。
【０００３】従来、内部雑音を低減する方法には、信号
ラインの間隔を大きくしてクロストロークを防ぐなど、
雑音が生じ難い集積回路のレイアウトを採用するもの、
回路内部にオーバーシュートやアンダーシュートが生じ
ないようにするため信号ラインに比較的大きな容量負荷
を接続するものなどがあった。
ラインの間隔を大きくしてクロストロークを防ぐなど、
雑音が生じ難い集積回路のレイアウトを採用するもの、
回路内部にオーバーシュートやアンダーシュートが生じ
ないようにするため信号ラインに比較的大きな容量負荷
を接続するものなどがあった。
【０００４】
【発明が解決しようとする課題】信号ラインの間隔を大
きくし、かつ高密度集積化して、雑音が生じ難い半導体
集積回路を得ることは、現状では試行錯誤的設計によら
ざるを得ない。高精度のシュミレータを用いても集積回
路の最適設計は極めて困難で、最適設計されたレイアウ
トであっても、高密度集積回路の高速作動中に発生する
雑音の抑制には限界がある。
きくし、かつ高密度集積化して、雑音が生じ難い半導体
集積回路を得ることは、現状では試行錯誤的設計によら
ざるを得ない。高精度のシュミレータを用いても集積回
路の最適設計は極めて困難で、最適設計されたレイアウ
トであっても、高密度集積回路の高速作動中に発生する
雑音の抑制には限界がある。
【０００５】信号ラインに容量負荷を接続して雑音の発
生を抑制する方法は、容量素子が大きいため高密度集積
化に適しない。特開昭５７−１８８１２２号公報には、
信号ラインに容量負荷を接続して内部雑音を抑制する高
周波ノイズ除去フィルタが開示されている。この公報に
開示されているフィルタはdual-in-line型集積回路パッ
ケージの各端子とグランドの間に挿入するバイパスコン
デンサが集積回路パッケージと同じピン数を有するパッ
ケージに形成される。このフィルタは、集積回路チップ
と階層的に重ねて実装される。かなり小型で、集積回路
との一体的使用が可能であり、集積回路中の雑音を抑制
する。しかしながら、このフィルタは、集積回路と同じ
くらいの大きさを有するから、階層的に実装することが
できるとはいえ、高密度集積化の要求に十分答えること
はできない。
生を抑制する方法は、容量素子が大きいため高密度集積
化に適しない。特開昭５７−１８８１２２号公報には、
信号ラインに容量負荷を接続して内部雑音を抑制する高
周波ノイズ除去フィルタが開示されている。この公報に
開示されているフィルタはdual-in-line型集積回路パッ
ケージの各端子とグランドの間に挿入するバイパスコン
デンサが集積回路パッケージと同じピン数を有するパッ
ケージに形成される。このフィルタは、集積回路チップ
と階層的に重ねて実装される。かなり小型で、集積回路
との一体的使用が可能であり、集積回路中の雑音を抑制
する。しかしながら、このフィルタは、集積回路と同じ
くらいの大きさを有するから、階層的に実装することが
できるとはいえ、高密度集積化の要求に十分答えること
はできない。
【０００６】また、集積度をより向上させるため、容量
負荷を半導体集積回路中に集積する場合には、チップ上
にかなりの面積を必要とするため、高密度集積回路を形
成することが困難である。なお、容量負荷は応答速度を
低下させるので、高速化という要求には反する結果とな
る。
負荷を半導体集積回路中に集積する場合には、チップ上
にかなりの面積を必要とするため、高密度集積回路を形
成することが困難である。なお、容量負荷は応答速度を
低下させるので、高速化という要求には反する結果とな
る。
【０００７】本発明は上記課題を解決するためになされ
たもので、雑音の低減が可能で、しかも高密度の集積が
可能な半導体装置を提供することを目的とする。
たもので、雑音の低減が可能で、しかも高密度の集積が
可能な半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めの第１の発明に係る半導体装置は、第１の接続線と接
続する第１の電極及び第２の接続線と接続する第２の電
極を有する回路と、上記回路の第１の電極と接続するた
めのアノード及び第１の接続線と接続するためのカソー
ドを有する第１のダイオードと、上記回路の第２の電極
と接続するためのカソード及び第２の接続線と接続する
ためのアノードを有する第２のダイオードとを備えたも
のである。
めの第１の発明に係る半導体装置は、第１の接続線と接
続する第１の電極及び第２の接続線と接続する第２の電
極を有する回路と、上記回路の第１の電極と接続するた
めのアノード及び第１の接続線と接続するためのカソー
ドを有する第１のダイオードと、上記回路の第２の電極
と接続するためのカソード及び第２の接続線と接続する
ためのアノードを有する第２のダイオードとを備えたも
のである。
【０００９】上記の目的を達成するための第２の発明に
係る集積回路は、第１の発明に係る半導体装置を集積し
たものである。
係る集積回路は、第１の発明に係る半導体装置を集積し
たものである。
【００１０】上記の目的を達成するための第３の発明に
係る半導体装置は、以下の構成を備えたものである。 ａ， MOSトランジスタを含み、電源線と接続する第１の
電極及び接地線と接続する第２の電極を有する回路。 ｂ，電源線と接する第１の金属電極と結合する第１の電
極、この第１の電極は上記第１の金属電極と共同してダ
イオードを構成しうるほどに不純物を注入されている。 ｃ，接地線と接する第２の金属電極と結合する第２の電
極、この第２の電極は上記第２の金属電極と共同してダ
イオードを構成しうるほどに不純物を注入されている。
係る半導体装置は、以下の構成を備えたものである。 ａ， MOSトランジスタを含み、電源線と接続する第１の
電極及び接地線と接続する第２の電極を有する回路。 ｂ，電源線と接する第１の金属電極と結合する第１の電
極、この第１の電極は上記第１の金属電極と共同してダ
イオードを構成しうるほどに不純物を注入されている。 ｃ，接地線と接する第２の金属電極と結合する第２の電
極、この第２の電極は上記第２の金属電極と共同してダ
イオードを構成しうるほどに不純物を注入されている。
【００１１】上記の目的を達成するための第４の発明に
係る集積回路は、第３の発明に係る半導体装置を集積し
たものである。
係る集積回路は、第３の発明に係る半導体装置を集積し
たものである。
【００１２】上記の目的を達成するための第５の発明に
係る半導体装置は、以下の構成を備えたものである。 ａ， MOSトランジスタを含み、電源線と接続する第１の
電極及び接地線と接続する第２の電極を有する回路。 ｂ，電源線と接する第１の金属電極と結合する第１のポ
リシリコン電極で覆われた第１の電極領域、上記第１の
ポリシリコン電極は、第１の金属電極と共同してダイオ
ードを構成しうるほどに不純物を注入されている。 ｃ，接地線と接する第２の金属電極と結合する第２のポ
リシリコン電極で覆われた第２の電極領域、上記第２の
ポリシリコン電極は、第２の金属電極と共同してダイオ
ードを構成しうるほどに不純物を注入されている。
係る半導体装置は、以下の構成を備えたものである。 ａ， MOSトランジスタを含み、電源線と接続する第１の
電極及び接地線と接続する第２の電極を有する回路。 ｂ，電源線と接する第１の金属電極と結合する第１のポ
リシリコン電極で覆われた第１の電極領域、上記第１の
ポリシリコン電極は、第１の金属電極と共同してダイオ
ードを構成しうるほどに不純物を注入されている。 ｃ，接地線と接する第２の金属電極と結合する第２のポ
リシリコン電極で覆われた第２の電極領域、上記第２の
ポリシリコン電極は、第２の金属電極と共同してダイオ
ードを構成しうるほどに不純物を注入されている。
【００１３】上記の目的を達成するための第６の発明に
係る集積回路は、第５の発明に係る半導体装置を集積し
たものである。
係る集積回路は、第５の発明に係る半導体装置を集積し
たものである。
【００１４】
【作用】第１の発明に係る半導体装置は前記の構成によ
って、たとえば半導体論理素子を有する回路と第１の接
続線との間に第１のダイオード、その回路と第２の接続
線との間に第２のダイオードが設けられているので、信
号のオーバーシュートあるいはアンダーシュートが生じ
ても直ちに吸収されて正しい信号波形を得ることができ
る。また、本発明の半導体装置は、雑音吸収のためのイ
ンピーダンス素子を付加する必要がないため半導体装置
の応答速度が低下しない。
って、たとえば半導体論理素子を有する回路と第１の接
続線との間に第１のダイオード、その回路と第２の接続
線との間に第２のダイオードが設けられているので、信
号のオーバーシュートあるいはアンダーシュートが生じ
ても直ちに吸収されて正しい信号波形を得ることができ
る。また、本発明の半導体装置は、雑音吸収のためのイ
ンピーダンス素子を付加する必要がないため半導体装置
の応答速度が低下しない。
【００１５】第２の発明に係る集積回路は前記の構成に
よって、第１の発明に係る半導体装置を用いることによ
り、信号のオーバーシュートあるいはアンダーシュート
が生じ難くなる。
よって、第１の発明に係る半導体装置を用いることによ
り、信号のオーバーシュートあるいはアンダーシュート
が生じ難くなる。
【００１６】第３の発明に係る半導体装置は前記の構成
によって、第１の電極は不純物濃度を制御することによ
り第１の金属電極と共同してダイオード機能を持つよう
に形成でき、また第２の電極は不純物濃度を制御するこ
とにより第２の金属電極と共同してダイオード機能を持
つように形成できるので、回路と電源供給ライン（電源
線と接地線）との間に容易にダイオード機能を有する部
分を形成することができる。したがって、上記第１の発
明の作用に加えて、本発明の半導体装置は、製造工程を
わずかに変更すれば、素子の形成される領域の大きさを
殆ど変えることなく、得ることができる。また、 MOSト
ランジスタを含む回路を用いたことによって、 MOSトラ
ンジスタはソースにおける半導体部分の不純物濃度を制
御することにより、ダイオード機能を与えることができ
るので、第１の電極及び第２の電極を MOSトランジスタ
のソースとすることにより、回路と電源供給ライン（電
源線と接地線）との間に容易にダイオード機能を有する
部分を形成することができる。
によって、第１の電極は不純物濃度を制御することによ
り第１の金属電極と共同してダイオード機能を持つよう
に形成でき、また第２の電極は不純物濃度を制御するこ
とにより第２の金属電極と共同してダイオード機能を持
つように形成できるので、回路と電源供給ライン（電源
線と接地線）との間に容易にダイオード機能を有する部
分を形成することができる。したがって、上記第１の発
明の作用に加えて、本発明の半導体装置は、製造工程を
わずかに変更すれば、素子の形成される領域の大きさを
殆ど変えることなく、得ることができる。また、 MOSト
ランジスタを含む回路を用いたことによって、 MOSトラ
ンジスタはソースにおける半導体部分の不純物濃度を制
御することにより、ダイオード機能を与えることができ
るので、第１の電極及び第２の電極を MOSトランジスタ
のソースとすることにより、回路と電源供給ライン（電
源線と接地線）との間に容易にダイオード機能を有する
部分を形成することができる。
【００１７】第４の発明に係る集積回路は前記の構成に
よって、第３の発明に係る半導体装置を用いることによ
り、高速・高密度集積化の要請に反することなく、信号
のオーバーシュートあるいはアンダーシュートの発生を
抑制することができる。
よって、第３の発明に係る半導体装置を用いることによ
り、高速・高密度集積化の要請に反することなく、信号
のオーバーシュートあるいはアンダーシュートの発生を
抑制することができる。
【００１８】第５の発明に係る半導体装置は前記の構成
によって、第１のポリシリコン電極は不純物濃度を制御
することにより第１の金属電極と共同してダイオード機
能を持つように形成でき、また第２のポリシリコン電極
は不純物濃度を制御することにより第２の金属電極と共
同してダイオード機能を持つように形成できるので、回
路と電源供給ライン（電源線と接地線）との間に容易に
ダイオード機能を有する部分を形成することができる。
したがって、上記第１の発明の作用に加えて、本発明の
半導体装置は、製造工程をわずかに変更することによ
り、サイズを変更することなく、得ることができる。
によって、第１のポリシリコン電極は不純物濃度を制御
することにより第１の金属電極と共同してダイオード機
能を持つように形成でき、また第２のポリシリコン電極
は不純物濃度を制御することにより第２の金属電極と共
同してダイオード機能を持つように形成できるので、回
路と電源供給ライン（電源線と接地線）との間に容易に
ダイオード機能を有する部分を形成することができる。
したがって、上記第１の発明の作用に加えて、本発明の
半導体装置は、製造工程をわずかに変更することによ
り、サイズを変更することなく、得ることができる。
【００１９】第６の発明に係る集積回路は、第５の発明
に係る半導体装置を用いることにより、高速・高密度集
積化の要請に反することなく、信号のオーバーシュート
あるいはアンダーシュートの発生を抑制することができ
る。
に係る半導体装置を用いることにより、高速・高密度集
積化の要請に反することなく、信号のオーバーシュート
あるいはアンダーシュートの発生を抑制することができ
る。
【００２０】
【実施例】図１は、本発明の半導体装置を示す回路図
で、相補性の MOS半導体により構成したインバータ回路
の例について説明している。図２は、そのインバータ回
路の入出力信号の信号波形を表す。図１において、番号
１は入力端子、２は n-channel MOSトランジスタ、３は
p-channel MOSトランジスタ、４は出力端子、５は電源
ライン（第１の接続線）、６はダイオード、７はグラン
ドライン（第２の接続線）、８はダイオード、９はトラ
ンジスタ３のソース部分に存在する抵抗、１０はトラン
ジスタ２のソース部分の抵抗である。番号2aは MOSトラ
ンジスタ２のゲート、2bはドレーン、2cはソース、3aは
MOSトランジスタ３のゲート、3bはドレーン、3cはソー
スである。図２の上段の図形は入力波形、下段の図形は
出力波形を示し、番号１１はオーバーシュート、１２は
アンダーシュートを示す。図１の破線i1、i 2 はオーバ
ーシュート、アンダーシュートに伴って生じる電流を示
す。
で、相補性の MOS半導体により構成したインバータ回路
の例について説明している。図２は、そのインバータ回
路の入出力信号の信号波形を表す。図１において、番号
１は入力端子、２は n-channel MOSトランジスタ、３は
p-channel MOSトランジスタ、４は出力端子、５は電源
ライン（第１の接続線）、６はダイオード、７はグラン
ドライン（第２の接続線）、８はダイオード、９はトラ
ンジスタ３のソース部分に存在する抵抗、１０はトラン
ジスタ２のソース部分の抵抗である。番号2aは MOSトラ
ンジスタ２のゲート、2bはドレーン、2cはソース、3aは
MOSトランジスタ３のゲート、3bはドレーン、3cはソー
スである。図２の上段の図形は入力波形、下段の図形は
出力波形を示し、番号１１はオーバーシュート、１２は
アンダーシュートを示す。図１の破線i1、i 2 はオーバ
ーシュート、アンダーシュートに伴って生じる電流を示
す。
【００２１】インバータ回路の入力端子１は両 MOSトラ
ンジスタのゲート2a,3a に接続されている。 n-channel
MOSトランジスタ２のドレーン2bと、 p-channel MOSト
ランジスタ３のドレーン3bは共に出力端子４に接続され
ている。電源ライン５には電圧Vcc が供給されている。
ダイオード６は、電源ライン５とp-channel MOSトラン
ジスタ３のソース3cとの間に、カソードが電源ライン５
の方向くように形成される。ダイオード８は、アースGN
D に接続されたグランドライン７と n-channelMOSトラ
ンジスタ２のソース2cとの間に、カソードがソース2cの
方を向くように形成される。なお、半導体で形成される
ダイオード８と６には半導体に起因するバルク抵抗９と
１０が並列的に存在する。
ンジスタのゲート2a,3a に接続されている。 n-channel
MOSトランジスタ２のドレーン2bと、 p-channel MOSト
ランジスタ３のドレーン3bは共に出力端子４に接続され
ている。電源ライン５には電圧Vcc が供給されている。
ダイオード６は、電源ライン５とp-channel MOSトラン
ジスタ３のソース3cとの間に、カソードが電源ライン５
の方向くように形成される。ダイオード８は、アースGN
D に接続されたグランドライン７と n-channelMOSトラ
ンジスタ２のソース2cとの間に、カソードがソース2cの
方を向くように形成される。なお、半導体で形成される
ダイオード８と６には半導体に起因するバルク抵抗９と
１０が並列的に存在する。
【００２２】上記のように形成されたダイオードの機能
により、入力端子１に図２の上段形のような矩形パルス
が入力されると、出力端子４からは、図２下段図形の実
線で表されるような、オーバーシュートやアンダーシュ
ートが無く応答性の良い矩形パルスが出力される。即
ち、オーバーシュート１１の原因となる雑音が発生した
場合には、電流i1が、出力端子４からトランジスタ３と
ダイオード６を通って電源ライン５に流れる為、オーバ
ーシュート１１は出現しない。一方、アンダーシュート
１２の原因となる雑音が発生した場合には、電流i2がグ
ランドライン７からトランジスタ２とダイオード８を通
って出力端子４に流れるので、アンダーシュート１２は
出現しない。このようにして得られる出力波形はオーバ
ーシュートやアンダーシュートが十分抑制されているの
で、ラッチアップ等の異常な動作を引き起こさない。
により、入力端子１に図２の上段形のような矩形パルス
が入力されると、出力端子４からは、図２下段図形の実
線で表されるような、オーバーシュートやアンダーシュ
ートが無く応答性の良い矩形パルスが出力される。即
ち、オーバーシュート１１の原因となる雑音が発生した
場合には、電流i1が、出力端子４からトランジスタ３と
ダイオード６を通って電源ライン５に流れる為、オーバ
ーシュート１１は出現しない。一方、アンダーシュート
１２の原因となる雑音が発生した場合には、電流i2がグ
ランドライン７からトランジスタ２とダイオード８を通
って出力端子４に流れるので、アンダーシュート１２は
出現しない。このようにして得られる出力波形はオーバ
ーシュートやアンダーシュートが十分抑制されているの
で、ラッチアップ等の異常な動作を引き起こさない。
【００２３】図３は、本発明の相補性の MOS半導体の内
部構造を示す断面図である。p-channel MOS トランジス
タ３はn-型の基板上に形成される。ソース3cとドレイン
3bの部分領域はそれぞれ基板を覆う酸化膜絶縁層の開口
部に形成される。各開口部では、p + 型不純物が注入さ
れた基板に金属電極が接続されている。n-channel MOS
トランジスタ２はn-型の基板にp-型不純物を注入してp-
型に変換された基板上に形成される。酸化膜絶縁被覆層
の開口部に形成されるソース2cとドレイン2bの領域で
は、n + 型不純物が注入された基板に金属電極が接続さ
れている。
部構造を示す断面図である。p-channel MOS トランジス
タ３はn-型の基板上に形成される。ソース3cとドレイン
3bの部分領域はそれぞれ基板を覆う酸化膜絶縁層の開口
部に形成される。各開口部では、p + 型不純物が注入さ
れた基板に金属電極が接続されている。n-channel MOS
トランジスタ２はn-型の基板にp-型不純物を注入してp-
型に変換された基板上に形成される。酸化膜絶縁被覆層
の開口部に形成されるソース2cとドレイン2bの領域で
は、n + 型不純物が注入された基板に金属電極が接続さ
れている。
【００２４】本発明の１実施例である MOS半導体装置
は、 n-channel MOSトランジスタ２のソース2cに注入す
るn + 型不純物を抑制して、アルミウムなどの金属電極
との間にショットキーバリア構造を形成し、また p-cha
nnel MOSトランジスタ３のソース3cに注入するp + 型不
純物を抑制して金属電極との間にショットキーバリア構
造を形成したものである。このショットキーバリア構造
は等価回路的にはダイオード機能とこれに並列接続され
た抵抗を有するから、図１に示したダイオードと抵抗の
並列回路と同じ機能を有する。それぞれのソース領域に
このような構造を形成するには、ドレーン領域に注入す
る不純物濃度より低い濃度の不純物を注入する別の工程
を必要とするが、それ以上の困難な工程は必要でない。
なお、本実施例では、n-型基板から形成した半導体装置
について説明したが、p-型構造から形成された場合も同
じであることは言うまでもない。
は、 n-channel MOSトランジスタ２のソース2cに注入す
るn + 型不純物を抑制して、アルミウムなどの金属電極
との間にショットキーバリア構造を形成し、また p-cha
nnel MOSトランジスタ３のソース3cに注入するp + 型不
純物を抑制して金属電極との間にショットキーバリア構
造を形成したものである。このショットキーバリア構造
は等価回路的にはダイオード機能とこれに並列接続され
た抵抗を有するから、図１に示したダイオードと抵抗の
並列回路と同じ機能を有する。それぞれのソース領域に
このような構造を形成するには、ドレーン領域に注入す
る不純物濃度より低い濃度の不純物を注入する別の工程
を必要とするが、それ以上の困難な工程は必要でない。
なお、本実施例では、n-型基板から形成した半導体装置
について説明したが、p-型構造から形成された場合も同
じであることは言うまでもない。
【００２５】図４には、本発明の別の MOS半導体装置が
説明されている。この装置は、ソース側の結合部をポリ
シリコンで形成し、電源線あるいは接地線と繋がる金属
電極をポリシリコンに接続した MOS半導体装置である。
このような構造は積層構造を有する集積回路に普通に用
いられる。本発明の装置は図３で述べた発明装置におけ
るソース領域の不純物濃度を抑制することに代えて、ソ
ース領域のポリシリコンにおける不純物濃度を抑制する
ことによりポリシリコンと電極金属との間にショットキ
ーバリアダイオードを形成するものである。このような
構造を形成するためには、僅かの工程改善があればよい
ことは前述の MOS半導体装置と同様である。
説明されている。この装置は、ソース側の結合部をポリ
シリコンで形成し、電源線あるいは接地線と繋がる金属
電極をポリシリコンに接続した MOS半導体装置である。
このような構造は積層構造を有する集積回路に普通に用
いられる。本発明の装置は図３で述べた発明装置におけ
るソース領域の不純物濃度を抑制することに代えて、ソ
ース領域のポリシリコンにおける不純物濃度を抑制する
ことによりポリシリコンと電極金属との間にショットキ
ーバリアダイオードを形成するものである。このような
構造を形成するためには、僅かの工程改善があればよい
ことは前述の MOS半導体装置と同様である。
【００２６】
【発明の効果】以上詳細に説明したように、本発明の半
導体装置は、簡単な製造工程を付加することにより製作
することができ、内部雑音を抑制した出力信号を高速で
供給する。また、装置のサイズは変化しないから、集積
回路の構成要素として利用すると、高密度集積化した低
雑音の集積回路を得ることができる。
導体装置は、簡単な製造工程を付加することにより製作
することができ、内部雑音を抑制した出力信号を高速で
供給する。また、装置のサイズは変化しないから、集積
回路の構成要素として利用すると、高密度集積化した低
雑音の集積回路を得ることができる。
【図１】インバータ回路に適用した本発明の半導体装置
の一部分を表す回路図である。
の一部分を表す回路図である。
【図２】図１に示したインバータ回路の入力・出力信号
の波形を示す波形図である。
の波形を示す波形図である。
【図３】MOSトランジスタの一実施例の構造を示す断面
図である。
図である。
【図４】別の MOSトランジスタの構造を示す断面図であ
る。
る。
１ 入力端子 ２ n-channel MOS トランジスタ ３ p-channel MOS トランジスタ ４ 出力端子 ５ 電源ライン ６ ダイオード（第１のダイオード） ７ グランドライン ８ ダイオード（第２のダイオード）
Claims (7)
- 【請求項１】 第１の接続線と接続する第１の電極及び
第２の接続線と接続する第２の電極を有する回路と、上
記回路の第１の電極と接続するためのアノード及び第１
の接続線と接続するためのカソードを有する第１のダイ
オードと、上記回路の第２の電極と接続するためのカソ
ード及び第２の接続線と接続するためのアノードを有す
る第２のダイオードとを備えた半導体装置。 - 【請求項２】 請求項１記載の半導体装置を集積した集
積回路。 - 【請求項３】 以下の構成を備えた半導体装置。 ａ， MOSトランジスタを含み、電源線と接続する第１の
電極及び接地線と接続する第２の電極を有する回路。 ｂ，電源線と接する第１の金属電極と結合する第１の電
極、この第１の電極は上記第１の金属電極と共同してダ
イオードを構成しうるほどに不純物を注入されている。 ｃ，接地線と接する第２の金属電極と結合する第２の電
極、この第２の電極は上記第２の金属電極と共同してダ
イオードを構成しうるほどに不純物を注入されている。 - 【請求項４】 請求項３記載の半導体装置を集積した集
積回路。 - 【請求項５】 以下の構成を備えた半導体装置。 ａ， MOSトランジスタを含み、電源線と接続する第１の
電極及び接地線と接続する第２の電極を有する回路。 ｂ，電源線と接する第１の金属電極と結合する第１のポ
リシリコン電極で覆われた第１の電極領域、上記第１の
ポリシリコン電極は、第１の金属電極と共同してダイオ
ードを構成しうるほどに不純物を注入されている。 ｃ，接地線と接する第２の金属電極と結合する第２のポ
リシリコン電極で覆われた第２の電極領域、上記第２の
ポリシリコン電極は、第２の金属電極と共同してダイオ
ードを構成しうるほどに不純物を注入されている。 - 【請求項６】 請求項５記載の半導体装置を集積した集
積回路。 - 【請求項７】 下記構成を有する MOS型半導体装置。 ａ，第１の導電性を有する半導体基板。 ｂ，上記半導体基板に形成され半導体基板の導電性とは
異なる第２の導電性を有するソース領域及びドレイン領
域、このソース領域又はドレイン領域の一方の不純物濃
度を他方よりも薄く形成する。 ｃ，上記ソース領域又はドレイン領域と接続する電極、
この電極と薄い不純物濃度で形成された上記ソース領域
又はドレイン領域はショットキーバリアダイオードを形
成する。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31951990 | 1990-11-21 | ||
| JP2-319519 | 1990-11-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0595273A true JPH0595273A (ja) | 1993-04-16 |
Family
ID=18111136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3332607A Pending JPH0595273A (ja) | 1990-11-21 | 1991-11-21 | 半導体装置及びこれを用いた集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5260594A (ja) |
| JP (1) | JPH0595273A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995019653A1 (fr) * | 1994-01-14 | 1995-07-20 | Kabushiki Kaisha Toshiba | Circuit fournisseur de tension d'alimentation |
| US7514956B2 (en) | 2006-01-31 | 2009-04-07 | Nec System Technologies, Ltd. | Semiconductor device |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0799251A (ja) * | 1992-12-10 | 1995-04-11 | Sony Corp | 半導体メモリセル |
| US5442225A (en) * | 1993-08-13 | 1995-08-15 | Lsi Logic Corporation | Integrated circuit having interconnects with ringing suppressing elements |
| DE69433808T2 (de) * | 1993-11-30 | 2005-06-09 | Siliconix Inc., Santa Clara | Vielfach-Spannungsversorgung und Verfahren zur Auswahl einer Spannungsquelle aus einer Vielzahl von Spannungsquellen |
| US5510747A (en) * | 1993-11-30 | 1996-04-23 | Siliconix Incorporated | Gate drive technique for a bidirectional blocking lateral MOSFET |
| US5536977A (en) * | 1993-11-30 | 1996-07-16 | Siliconix Incorporated | Bidirectional current blocking MOSFET for battery disconnect switching |
| JP3039336B2 (ja) * | 1995-08-16 | 2000-05-08 | 日本電気株式会社 | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4300152A (en) * | 1980-04-07 | 1981-11-10 | Bell Telephone Laboratories, Incorporated | Complementary field-effect transistor integrated circuit device |
| JPS57188122A (en) * | 1981-05-14 | 1982-11-19 | Nissan Motor Co Ltd | High noise eliminating filter |
| US4513309A (en) * | 1982-11-03 | 1985-04-23 | Westinghouse Electric Corp. | Prevention of latch-up in CMOS integrated circuits using Schottky diodes |
| US5061981A (en) * | 1987-05-22 | 1991-10-29 | Hall John H | Double diffused CMOS with Schottky to drain contacts |
| US4920399A (en) * | 1988-09-12 | 1990-04-24 | Linear Integrated Systems, Inc. | Conductance-modulated integrated transistor structure |
-
1991
- 1991-11-21 JP JP3332607A patent/JPH0595273A/ja active Pending
- 1991-11-21 US US07/795,775 patent/US5260594A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995019653A1 (fr) * | 1994-01-14 | 1995-07-20 | Kabushiki Kaisha Toshiba | Circuit fournisseur de tension d'alimentation |
| AU682745B2 (en) * | 1994-01-14 | 1997-10-16 | Kabushiki Kaisha Toshiba | Power supply voltage supplying circuit |
| CN1044537C (zh) * | 1994-01-14 | 1999-08-04 | 株式会社东芝 | 电源电压供给电路 |
| US7514956B2 (en) | 2006-01-31 | 2009-04-07 | Nec System Technologies, Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5260594A (en) | 1993-11-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011106 |