JPH05259392A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH05259392A JPH05259392A JP30517991A JP30517991A JPH05259392A JP H05259392 A JPH05259392 A JP H05259392A JP 30517991 A JP30517991 A JP 30517991A JP 30517991 A JP30517991 A JP 30517991A JP H05259392 A JPH05259392 A JP H05259392A
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- Japan
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- potential
- wiring
- diffusion layer
- substrate
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Abstract
(57)【要約】
【目的】半導体集積回路装置において出力回路のスイッ
チング時に発生するノイズが、他の電源又は、接地電位
配線に回り込み、回路特性に影響を与えるのを防止す
る。 【構成】出力回路に接続される電源電位配線、もしく
は、接地電位配線を、基板電位固定用拡散層への配線と
分散する。
チング時に発生するノイズが、他の電源又は、接地電位
配線に回り込み、回路特性に影響を与えるのを防止す
る。 【構成】出力回路に接続される電源電位配線、もしく
は、接地電位配線を、基板電位固定用拡散層への配線と
分散する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に出力回路の配置に関する。
関し、特に出力回路の配置に関する。
【０００２】
【従来の技術】半導体集積回路装置は、他の装置との接
続のため入力端子及び出力端子を有する。図２に代表的
な出力回路の回路図を示す。すなわち、ＰチャネルＭＯ
ＳトランジスタＭ１のソースが、ボンディングパッド１
ｖを介して、電源端子に接続されドレインは同じくボン
ディングパッド１ｏｕｔを介して出力端子に接続され外
部負荷Ｃ１を駆動する。
続のため入力端子及び出力端子を有する。図２に代表的
な出力回路の回路図を示す。すなわち、ＰチャネルＭＯ
ＳトランジスタＭ１のソースが、ボンディングパッド１
ｖを介して、電源端子に接続されドレインは同じくボン
ディングパッド１ｏｕｔを介して出力端子に接続され外
部負荷Ｃ１を駆動する。
【０００３】又、ＮチャネルトランジスタＭ２のソース
は、同様にＧＮＤ端子に接続されドレインは、出力端子
に接続される。すなわち、いわゆるインバータ出力回路
が構成される。
は、同様にＧＮＤ端子に接続されドレインは、出力端子
に接続される。すなわち、いわゆるインバータ出力回路
が構成される。
【０００４】ところが、実際には図３のごとくボンディ
ングパッドと電源端子、出力端子、ＧＮＤ端子の間には
各々アルミニウム配線のもつ自己インダクタンス成分Ｌ
４，Ｌ５，Ｌ６及びボンディング線及びケースのリード
部分の持つ自己インダクタンス成分Ｌ１，Ｌ２，Ｌ３が
存在する。さて、Ｍ１，Ｍ２からなるインバータがスイ
ッチする時すなわち、出力端子の電位が変化する場合に
電源ライン及び、ＧＮＤラインに流れる電流は過渡的に
変化する。従って、電流の時間微分とインダクタンスの
積によって与えられる電圧ノイズが発生する。出力回路
は、通常１００ｐＦ程度の外部負荷を駆動するので、電
流の時間微分が非常に大きくなり電圧ノイズを発生する
ことになる。近年、ＬＳＩの高速化等が進み過渡的な電
流変化がより大きくなりこの電圧ノイズは、増々大きく
なる傾向にある。
ングパッドと電源端子、出力端子、ＧＮＤ端子の間には
各々アルミニウム配線のもつ自己インダクタンス成分Ｌ
４，Ｌ５，Ｌ６及びボンディング線及びケースのリード
部分の持つ自己インダクタンス成分Ｌ１，Ｌ２，Ｌ３が
存在する。さて、Ｍ１，Ｍ２からなるインバータがスイ
ッチする時すなわち、出力端子の電位が変化する場合に
電源ライン及び、ＧＮＤラインに流れる電流は過渡的に
変化する。従って、電流の時間微分とインダクタンスの
積によって与えられる電圧ノイズが発生する。出力回路
は、通常１００ｐＦ程度の外部負荷を駆動するので、電
流の時間微分が非常に大きくなり電圧ノイズを発生する
ことになる。近年、ＬＳＩの高速化等が進み過渡的な電
流変化がより大きくなりこの電圧ノイズは、増々大きく
なる傾向にある。
【０００５】図４に出力回路の平面図を示す。但し、本
平面図はＰ型シリコン基板にＮウェルを形成したいわゆ
るＮウェル方式の場合のものである。出力回路は、直接
出力端子に接続されるため静電気保護ラッチアップ防止
のためＮチャネルＭＯＳトランジスタの周辺を基板電位
固定用Ｐ+ 拡散層３（左下り斜線で表示）で囲み、Ｐチ
ャネルＭＯＳトランジスタの周辺をＮウェル電位固定用
Ｎ+ 拡散層５（右下り斜線で表示）で囲んでいる。ま
た、基板電位固定用Ｐ+ 拡散層３はＮチャネルＭＯＳト
ランジスタのソース（Ｎ+ 拡散層２−１，２−３）とと
もに接地電位サブ配線１７を介して単一の接地電位配線
９に接続されている。
平面図はＰ型シリコン基板にＮウェルを形成したいわゆ
るＮウェル方式の場合のものである。出力回路は、直接
出力端子に接続されるため静電気保護ラッチアップ防止
のためＮチャネルＭＯＳトランジスタの周辺を基板電位
固定用Ｐ+ 拡散層３（左下り斜線で表示）で囲み、Ｐチ
ャネルＭＯＳトランジスタの周辺をＮウェル電位固定用
Ｎ+ 拡散層５（右下り斜線で表示）で囲んでいる。ま
た、基板電位固定用Ｐ+ 拡散層３はＮチャネルＭＯＳト
ランジスタのソース（Ｎ+ 拡散層２−１，２−３）とと
もに接地電位サブ配線１７を介して単一の接地電位配線
９に接続されている。
【０００６】
【発明が解決しようとする課題】従って、出力回路のス
イッチング時に前述の電圧ノイズが発生し、接地電位配
線９や接地電位サブ配線１７の電位にゆらぎが生じた場
合、基板電位固定用Ｐ+拡散層３を介して基板電位がゆ
らぐ。図５に示すように出力回路の接地電位サブ配線１
７の電位がゆらいだ場合接地電位サブ配線１７に直接接
続されている基板電位固定用Ｐ+ 拡散層３を介してＰ型
シリコン基板１８の電位がゆらぐ。ところが、内部回路
などの接地電位サブ配線２０にも基板電位固定用Ｐ+ 拡
散層１９が形成されているため寄生抵抗ＲSUB 及び基板
電位固定用Ｐ+ 拡散層１９を介して接地電位サブ配線２
０の電位がゆらいでしまうことになる。特にアナログ−
ディジタル混載ＬＳＩにおいて、前述の接地電位サブ配
線２０がアナログ回路に接地電位を供給するものである
場合、アナログ回路の接地電位がゆらぐことになり所望
のアナログ特性が得られない等の大きな問題が発生して
いた。
イッチング時に前述の電圧ノイズが発生し、接地電位配
線９や接地電位サブ配線１７の電位にゆらぎが生じた場
合、基板電位固定用Ｐ+拡散層３を介して基板電位がゆ
らぐ。図５に示すように出力回路の接地電位サブ配線１
７の電位がゆらいだ場合接地電位サブ配線１７に直接接
続されている基板電位固定用Ｐ+ 拡散層３を介してＰ型
シリコン基板１８の電位がゆらぐ。ところが、内部回路
などの接地電位サブ配線２０にも基板電位固定用Ｐ+ 拡
散層１９が形成されているため寄生抵抗ＲSUB 及び基板
電位固定用Ｐ+ 拡散層１９を介して接地電位サブ配線２
０の電位がゆらいでしまうことになる。特にアナログ−
ディジタル混載ＬＳＩにおいて、前述の接地電位サブ配
線２０がアナログ回路に接地電位を供給するものである
場合、アナログ回路の接地電位がゆらぐことになり所望
のアナログ特性が得られない等の大きな問題が発生して
いた。
【０００７】
【課題を解決するための手段】本発明の半導体集積回路
装置は、半導体基板に形成されたトランジスタを含む出
力回路と、前記出力回路に接地電位および電源電位をそ
れぞれ供給する接地電位配線および電源電位配線を有
し、前記トランジスタが形成されている半導体領域に接
地電位または電源電位を供給する固定電位配線が前記接
地電位配線および前記電源電位配線と分離して形成され
ているというものである。
装置は、半導体基板に形成されたトランジスタを含む出
力回路と、前記出力回路に接地電位および電源電位をそ
れぞれ供給する接地電位配線および電源電位配線を有
し、前記トランジスタが形成されている半導体領域に接
地電位または電源電位を供給する固定電位配線が前記接
地電位配線および前記電源電位配線と分離して形成され
ているというものである。
【０００８】
【実施例】本発明の実施例の図を用いて説明する。
【０００９】図１は、本発明の一実施例を示す平面図で
ある。
ある。
【００１０】尚、本平面図は従来例同様Ｐ型シリコン基
板にＮウェルを形成してなるいわゆるＮウェル方式のＣ
ＭＯＳ出力回路を示している。なお、図示の便宜上、不
純物拡散層には斜線を附した。
板にＮウェルを形成してなるいわゆるＮウェル方式のＣ
ＭＯＳ出力回路を示している。なお、図示の便宜上、不
純物拡散層には斜線を附した。
【００１１】図から明らかなように出力回路のＮチャネ
ルトランジスタのソース領域であるＮ+ 拡散層２−１，
２−３に接続される接地電位配線９には、基板電位固定
用Ｐ+ 拡散層３が、接続されておらず、Ｎチャネルトラ
ンジスタと囲む基板電位固定用Ｐ+ 拡散層３は別配線基
板電位固定用の接地電位配線１０により接地電位サブ配
線１３を介して接地電位が供給されている。
ルトランジスタのソース領域であるＮ+ 拡散層２−１，
２−３に接続される接地電位配線９には、基板電位固定
用Ｐ+ 拡散層３が、接続されておらず、Ｎチャネルトラ
ンジスタと囲む基板電位固定用Ｐ+ 拡散層３は別配線基
板電位固定用の接地電位配線１０により接地電位サブ配
線１３を介して接地電位が供給されている。
【００１２】なお、基板電位固定用サブ配線１２、接地
電位サブ配線１３、電源電位サブ配線１４および出力配
線１６はいずれも第１層アルミニウム配線であり、黒丸
で表示したコンタクト８を介してそれぞれ基板電位固定
用Ｐ+ 拡散層３、Ｎ+ 拡散層２−１，２−３、Ｎウェル
電位固定用Ｎ+ 拡散層５とＰ+ 拡散層６−１、６−３、
およびＮ+ 拡散層２−２とＰ+ 拡散層６−２に接続され
ている。
電位サブ配線１３、電源電位サブ配線１４および出力配
線１６はいずれも第１層アルミニウム配線であり、黒丸
で表示したコンタクト８を介してそれぞれ基板電位固定
用Ｐ+ 拡散層３、Ｎ+ 拡散層２−１，２−３、Ｎウェル
電位固定用Ｎ+ 拡散層５とＰ+ 拡散層６−１、６−３、
およびＮ+ 拡散層２−２とＰ+ 拡散層６−２に接続され
ている。
【００１３】また、接地電位配線９，基板電位固定用の
接地電位配線１０，電源電位配線１１およびボンディン
グパッド１ｏｕｔは第２層アルミニウム配線でありそれ
ぞれスルーホール１５−３，１５−２，１５−１および
１５−４を介して接地電位サブ配線および出力配線１６
に接続されている。さらにまた、４ＮはＮチャネルＭＯ
Ｓトランジスタのゲート電極、４ＰはＰチャネルＭＯＳ
トランジスタのゲート電極であり、それぞれ図示しない
内部回路の出力端へ接続されている。
接地電位配線１０，電源電位配線１１およびボンディン
グパッド１ｏｕｔは第２層アルミニウム配線でありそれ
ぞれスルーホール１５−３，１５−２，１５−１および
１５−４を介して接地電位サブ配線および出力配線１６
に接続されている。さらにまた、４ＮはＮチャネルＭＯ
Ｓトランジスタのゲート電極、４ＰはＰチャネルＭＯＳ
トランジスタのゲート電極であり、それぞれ図示しない
内部回路の出力端へ接続されている。
【００１４】従って出力回路のスイッチングによって接
地電位配線９の電位にゆらぎが発生しても、この配線は
基板に直接接続されていないために基板を介して他の回
路の接地電位にノイズが混入することはなくなる。この
ように、出力回路に接続される接地電位配線に基板電位
固定用拡散層を接続せず、基板電位固定用拡散層には別
配線で接地電位を供給することにより基板を介してのノ
イズの回り込みはなくなるが、接地用のボンディングパ
ッド部分自体に大きな電位のゆらぎがある場合そのボン
ディングパッドに接続されている他の接地電位配線にノ
イズが回り込むことがある。
地電位配線９の電位にゆらぎが発生しても、この配線は
基板に直接接続されていないために基板を介して他の回
路の接地電位にノイズが混入することはなくなる。この
ように、出力回路に接続される接地電位配線に基板電位
固定用拡散層を接続せず、基板電位固定用拡散層には別
配線で接地電位を供給することにより基板を介してのノ
イズの回り込みはなくなるが、接地用のボンディングパ
ッド部分自体に大きな電位のゆらぎがある場合そのボン
ディングパッドに接続されている他の接地電位配線にノ
イズが回り込むことがある。
【００１５】これを解決するためには、出力回路に接続
する接地電位配線にはそれぞれ専用端子（ボンディング
パッド）を割り当て、その専用端子に接続されるアルミ
ニウム配線は、基板電位固定用拡散層に接続しないこと
にすれば他の接地電位へのノイズの回り込みはなくな
る。さらに基板電位固定用拡散層に接続する接地電位配
線にも専用端子を割り当てればさらに効果的である。
する接地電位配線にはそれぞれ専用端子（ボンディング
パッド）を割り当て、その専用端子に接続されるアルミ
ニウム配線は、基板電位固定用拡散層に接続しないこと
にすれば他の接地電位へのノイズの回り込みはなくな
る。さらに基板電位固定用拡散層に接続する接地電位配
線にも専用端子を割り当てればさらに効果的である。
【００１６】以上接地電位配線の例について述べたが、
電源電位配線を出力回路用とＮウェル電位固定用Ｎ+ 拡
散層用とに分離してもよいことは当業者に明らかなこと
である。
電源電位配線を出力回路用とＮウェル電位固定用Ｎ+ 拡
散層用とに分離してもよいことは当業者に明らかなこと
である。
【００１７】
【発明の効果】以上説明したごとく、本発明は出力回路
に接地電位または電源電位を供給する配線と、基板（ま
たはウェル）電位固定用拡散層に接地電位または電源電
位を供給する配線とを分離することにより、出力回路の
スイッチング時に発生する電圧ノイズが他の接地電位配
線に影響することを防ぐことができ、半導体集積回路装
置の特性を改善することが可能となる効果がある。
に接地電位または電源電位を供給する配線と、基板（ま
たはウェル）電位固定用拡散層に接地電位または電源電
位を供給する配線とを分離することにより、出力回路の
スイッチング時に発生する電圧ノイズが他の接地電位配
線に影響することを防ぐことができ、半導体集積回路装
置の特性を改善することが可能となる効果がある。
【図１】本発明の一実施例を示す半導体チップの平面図
である。
である。
【図２】出力回路の回路図である。
【図３】出力回路の等価回路図である。
【図４】従来例を示す半導体チップの平面図である。
【図５】従来の技術の説明に使用する断面図である。
１ｇ，１ｏｕｔ，１ｕ ボンディングパッド ２−１〜２−３ Ｎ+ 拡散層 ３ 基板電位固定用Ｐ+ 拡散層 ４Ｎ，４Ｐ ゲート電極 ５ Ｎウェル電位固定用Ｎ+ 拡散層 ６−１〜６−３ Ｐ+ 拡散層 ７ Ｎウェル ８ 第１アルミニウム配線−拡散層間コンタクト ９ 接地電位配線 １０ 基板電位固定用の接地電位配線 １１ 電源電位配線 １２ 基板電位固定用サブ配線 １３ 接地電位サブ配線 １４ 電源電位サブ配線 １５−１〜１５−４ スルーホール １６ 出力配線 １７ 接地電位サブ配線 １８ Ｐ型シリコン基板 １９ 基板電位固定用Ｐ+ 拡散層 ２０ 電源電位サブ配線
Claims (3)
- 【請求項１】 半導体基板に形成されたトランジスタを
含む出力回路と、前記出力回路に接地電位および電源電
位をそれぞれ供給する接地電位配線および電源電位配線
を有し、前記トランジスタが形成されている半導体領域
に接地電位または電源電位を供給する固定電位配線が前
記接地電位配線および前記電源電位配線と分離して形成
されていることを特徴とする半導体集積回路装置。 - 【請求項２】 出力回路専用の接地電位端子およびまた
は電源電位端子を有している請求項１記載の半導体集積
回路装置。 - 【請求項３】 固定電位配線専用の接地電位端子および
または電源電位端子を有している請求項１記載の半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30517991A JPH05259392A (ja) | 1991-11-21 | 1991-11-21 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30517991A JPH05259392A (ja) | 1991-11-21 | 1991-11-21 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259392A true JPH05259392A (ja) | 1993-10-08 |
Family
ID=17942010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30517991A Pending JPH05259392A (ja) | 1991-11-21 | 1991-11-21 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259392A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009088328A (ja) * | 2007-10-01 | 2009-04-23 | Nec Electronics Corp | 半導体集積回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61264747A (ja) * | 1985-05-20 | 1986-11-22 | Matsushita Electronics Corp | 半導体装置 |
| JPH03153072A (ja) * | 1989-11-10 | 1991-07-01 | Seiko Epson Corp | 半導体装置 |
| JPH03156965A (ja) * | 1989-11-15 | 1991-07-04 | Fujitsu Ltd | 半導体集積回路装置 |
-
1991
- 1991-11-21 JP JP30517991A patent/JPH05259392A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61264747A (ja) * | 1985-05-20 | 1986-11-22 | Matsushita Electronics Corp | 半導体装置 |
| JPH03153072A (ja) * | 1989-11-10 | 1991-07-01 | Seiko Epson Corp | 半導体装置 |
| JPH03156965A (ja) * | 1989-11-15 | 1991-07-04 | Fujitsu Ltd | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009088328A (ja) * | 2007-10-01 | 2009-04-23 | Nec Electronics Corp | 半導体集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980616 |