JPH0665224B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0665224B2 JPH0665224B2 JP59078561A JP7856184A JPH0665224B2 JP H0665224 B2 JPH0665224 B2 JP H0665224B2 JP 59078561 A JP59078561 A JP 59078561A JP 7856184 A JP7856184 A JP 7856184A JP H0665224 B2 JPH0665224 B2 JP H0665224B2
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- Japan
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- output
- transistor
- well region
- substrate
- power supply
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
Description
【発明の詳細な説明】 ［技術分野］ この発明は、半導体集積回路技術さらには静電破壊防止
技術に関し、例えばMOS集積回路における出力回路の静
電破壊対策に利用して有効な技術に関する。
技術に関し、例えばMOS集積回路における出力回路の静
電破壊対策に利用して有効な技術に関する。
［背景技術］ 電界効果型半導体素子からなるMOS集積回路において
は、静電気等により外部ピンに異常な電圧が印加され、
これによって内部素子が破壊されてしまうことがある。
は、静電気等により外部ピンに異常な電圧が印加され、
これによって内部素子が破壊されてしまうことがある。
従来、CMOS型（相補型）のMOS集積回路（以下CMOS−LSI
と称する）における出力回路の静電破壊防止回路とし
て、例えば第１図に示すような回路が提案されている。
すなわち、CMOS−LSIにおける出力回路（出力バッフ
ァ）は、同図に示すごとく、Ｐチャンネル型MOSFETQpと
Ｎチャンネル型MOSFETQnとからなるCMOSインバータで構
成されている。
と称する）における出力回路の静電破壊防止回路とし
て、例えば第１図に示すような回路が提案されている。
すなわち、CMOS−LSIにおける出力回路（出力バッフ
ァ）は、同図に示すごとく、Ｐチャンネル型MOSFETQpと
Ｎチャンネル型MOSFETQnとからなるCMOSインバータで構
成されている。
従って、Ｐチャンネル型MOSFETQpのドレイン領域（Ｐ型
拡散層）と基板との間に寄生するPN接合ダイオードｄ１
およびＮチャンネル型MOSFETQnのドレイン領域（Ｎ型拡
散層）とＰウェル領域との間に寄生するPN接合ダイオー
ドｄ２が、それぞれ第１図に示すように、出力パッドPo
と電源電圧Vss（グランド）およびＶDDとの間に接続さ
れるようになる。従って、出力ピンを介して出力パッド
Poに正の異常電圧が印加されると、ダイオードｄ１を通
ってグランド側へ電流が流れる。また、出力パッドPoに
ＶDDよりも低い負の異常電圧が印加されると、ダイオー
ドｄ２を通ってＶDD側から出力パッドに向って電流が流
れる。これによって、出力バッファを構成するMOSFETQp
とQnの破壊が、ある程度防止される。
拡散層）と基板との間に寄生するPN接合ダイオードｄ１
およびＮチャンネル型MOSFETQnのドレイン領域（Ｎ型拡
散層）とＰウェル領域との間に寄生するPN接合ダイオー
ドｄ２が、それぞれ第１図に示すように、出力パッドPo
と電源電圧Vss（グランド）およびＶDDとの間に接続さ
れるようになる。従って、出力ピンを介して出力パッド
Poに正の異常電圧が印加されると、ダイオードｄ１を通
ってグランド側へ電流が流れる。また、出力パッドPoに
ＶDDよりも低い負の異常電圧が印加されると、ダイオー
ドｄ２を通ってＶDD側から出力パッドに向って電流が流
れる。これによって、出力バッファを構成するMOSFETQp
とQnの破壊が、ある程度防止される。
しかしながら、出力バッファに寄生する上記ダイオード
ｄ１,d２は、これに過大な電流が流されるとPN接合が破
壊され、リークが生じてしまう。そこで、保護作用をな
すダイオードｄ１,d２に過大な電流が流されないように
するため、第１図の回路では、出力バッファと出力パッ
ドPoとの間に拡散層等からなる抵抗Ｒを入れ、ダイオー
ドｄ１,d２を通って出力パッドPoに流れる電流を制限す
るものである。
ｄ１,d２は、これに過大な電流が流されるとPN接合が破
壊され、リークが生じてしまう。そこで、保護作用をな
すダイオードｄ１,d２に過大な電流が流されないように
するため、第１図の回路では、出力バッファと出力パッ
ドPoとの間に拡散層等からなる抵抗Ｒを入れ、ダイオー
ドｄ１,d２を通って出力パッドPoに流れる電流を制限す
るものである。
ところが、上記のような方法では出力バッファを構成す
るMOSFETQp,Qnのオン抵抗が通常、数ｋΩ程度あるた
め、出力バッファと出力パッドとの間に入れる抵抗Ｒの
抵抗値が大きいと、出力波形がなまってしまうなどの出
力特性の劣化が生じる。特に、出力バッファを構成する
MOSFETQp,Qnのオン抵抗が小さい程、この傾向が顕著と
なる。しかるに、出力特性を良好にするため、抵抗Ｒの
値を小さくすると、ダイオードｄ１,d２に流れる過大電
流を抑える働きが弱くなり、ダイオードｄ１,d２のPN接
合が破壊され易くなる。
るMOSFETQp,Qnのオン抵抗が通常、数ｋΩ程度あるた
め、出力バッファと出力パッドとの間に入れる抵抗Ｒの
抵抗値が大きいと、出力波形がなまってしまうなどの出
力特性の劣化が生じる。特に、出力バッファを構成する
MOSFETQp,Qnのオン抵抗が小さい程、この傾向が顕著と
なる。しかるに、出力特性を良好にするため、抵抗Ｒの
値を小さくすると、ダイオードｄ１,d２に流れる過大電
流を抑える働きが弱くなり、ダイオードｄ１,d２のPN接
合が破壊され易くなる。
以上のような問題点があることが、本発明者によって明
らかにされた。
らかにされた。
なお、CMOS型については、1977年11月20に（株）エレク
トロニクスダイジエストより発行された「MOS／LSI設計
と応用」のP.67〜P.68及びP.98〜P.100に記載されてい
る。
トロニクスダイジエストより発行された「MOS／LSI設計
と応用」のP.67〜P.68及びP.98〜P.100に記載されてい
る。
［発明の目的］ この発明の目的は、MOS集積回路において、出力特性を
劣化させることなく出力回路側における静電破壊強度を
向上させることができるような技術を提供することにあ
る。
劣化させることなく出力回路側における静電破壊強度を
向上させることができるような技術を提供することにあ
る。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、出力バッファ回路と出力パッド間に接続され
る過大電流抑制用の抵抗を、保護作用をなすダイオード
と出力パッドとの間に入れる代わりに、これらのダイオ
ードと電源電圧端子との間に介在されるようにすること
により、出力パッドから見たとき過大電流抑制用の抵抗
が直接出力ノード側に接続されないようにし、これによ
って出力特性を劣化させることなく電流抑制用の抵抗値
が大きくして過電流を抑え、異常電圧による出力回路を
構成する素子の静電破壊を防止するという上記目的を達
成するものである。
る過大電流抑制用の抵抗を、保護作用をなすダイオード
と出力パッドとの間に入れる代わりに、これらのダイオ
ードと電源電圧端子との間に介在されるようにすること
により、出力パッドから見たとき過大電流抑制用の抵抗
が直接出力ノード側に接続されないようにし、これによ
って出力特性を劣化させることなく電流抑制用の抵抗値
が大きくして過電流を抑え、異常電圧による出力回路を
構成する素子の静電破壊を防止するという上記目的を達
成するものである。
［実施例］ 第２図は、本発明をCMOS−LSIにおける出力回路の静電
破壊防止に適用した場合の原理を説明するための断面説
明図を示すものである。
破壊防止に適用した場合の原理を説明するための断面説
明図を示すものである。
この参考例では、Ｎ−型単結晶シリコンのような半導体
基板１の主面のＮチャンネル型MOSFETが形成されるべき
部分にＰ型不純物の拡散によってＰ型ウェル領域２が設
けられている。
基板１の主面のＮチャンネル型MOSFETが形成されるべき
部分にＰ型不純物の拡散によってＰ型ウェル領域２が設
けられている。
このＰ型ウェル領域２の表面には、適当な間隔をおいて
Ｎチャンネル型MOSFETのソース、ドレイン領域となるＮ
型拡散層3a,3bが自己整合的に形成されている。このＮ
型拡散層3aと3b間のチャンネル部の上には、ゲート絶縁
膜4aを介してポリシリコン等からなるゲート電極5aが形
成され、これによってＰ型ウェル領域２上に、出力バッ
ファを構成するためのＮチャンネル型MOSFETQnが形成さ
れている。
Ｎチャンネル型MOSFETのソース、ドレイン領域となるＮ
型拡散層3a,3bが自己整合的に形成されている。このＮ
型拡散層3aと3b間のチャンネル部の上には、ゲート絶縁
膜4aを介してポリシリコン等からなるゲート電極5aが形
成され、これによってＰ型ウェル領域２上に、出力バッ
ファを構成するためのＮチャンネル型MOSFETQnが形成さ
れている。
また、上記Ｐ型ウェル領域２の周囲の基板主面上には、
ロコス（LOCOS）と呼ばれる比較的厚いフィールド酸化
膜６が形成されている。この酸化膜６に覆われていない
基板１の主面上には、Ｐチャンネル型MOSFETのソース、
ドレイン領域となるＰ型拡散層7a,7bが直接形成されて
いる。このＰ型拡散層7a,7b間のチャンネル部の上にゲ
ート絶縁膜4bを介してゲート電極5bが形成され、これに
よって出力バッファを構成するためのＰチャンネル型MO
SFETQpが形成される。
ロコス（LOCOS）と呼ばれる比較的厚いフィールド酸化
膜６が形成されている。この酸化膜６に覆われていない
基板１の主面上には、Ｐチャンネル型MOSFETのソース、
ドレイン領域となるＰ型拡散層7a,7bが直接形成されて
いる。このＰ型拡散層7a,7b間のチャンネル部の上にゲ
ート絶縁膜4bを介してゲート電極5bが形成され、これに
よって出力バッファを構成するためのＰチャンネル型MO
SFETQpが形成される。
さらに、上記MOSFETQpもしくはQnの近傍のフィールド酸
化膜６上に、アルミニウム層からなるボンディングパッ
ド８が形成されている。また、上記Ｎチャンネル型MOSF
ETQnが形成されたＰ型ウェル領域２の表面からＮ−型基
板１の表面にかけては、Ｐ＋型の拡散層９が形成されて
いる。一方、半導体基板１の主面上の上記Ｐチャンネル
型MOSFETQpから比較的離れた位置には、基板電位を与え
る配線が接触されるＮ＋拡散層10が形成されている。
化膜６上に、アルミニウム層からなるボンディングパッ
ド８が形成されている。また、上記Ｎチャンネル型MOSF
ETQnが形成されたＰ型ウェル領域２の表面からＮ−型基
板１の表面にかけては、Ｐ＋型の拡散層９が形成されて
いる。一方、半導体基板１の主面上の上記Ｐチャンネル
型MOSFETQpから比較的離れた位置には、基板電位を与え
る配線が接触されるＮ＋拡散層10が形成されている。
そして、上記Ｐチャンネル型MOSFETQpのソース領域とな
るＰ型拡散層7aには、回路の接地電位GNDのような電源
電圧を与える電源ラインが接触され、Ｎチャンネル型MO
SFETQnのソース領域となるＮ型拡散層3aには、負の電源
電圧ＶDDを供給する電源ラインが接触される。また、MO
SFETQpのドレイン領域となるＰ型拡散層7bおよびMOSFET
Qnのドレイン領域となるＮ型拡散層3bが、アルミ配線に
よって共通のボンディングパッド（出力端子）８に接続
されるとともに、MOSFETQpとQnのゲート電極5a,5bに、
図示しない内部回路からの出力信号が入力されるように
配線が形成されている。これによって、Ｐチャンネル型
MOSFETQpとＮチャンネル型MOSFETQnとからなる出力バッ
ファ用のCMOSインバータが構成される。
るＰ型拡散層7aには、回路の接地電位GNDのような電源
電圧を与える電源ラインが接触され、Ｎチャンネル型MO
SFETQnのソース領域となるＮ型拡散層3aには、負の電源
電圧ＶDDを供給する電源ラインが接触される。また、MO
SFETQpのドレイン領域となるＰ型拡散層7bおよびMOSFET
Qnのドレイン領域となるＮ型拡散層3bが、アルミ配線に
よって共通のボンディングパッド（出力端子）８に接続
されるとともに、MOSFETQpとQnのゲート電極5a,5bに、
図示しない内部回路からの出力信号が入力されるように
配線が形成されている。これによって、Ｐチャンネル型
MOSFETQpとＮチャンネル型MOSFETQnとからなる出力バッ
ファ用のCMOSインバータが構成される。
さらに、この参考例では、上記Ｐ＋型拡散層９のＰ型ウ
ェル領域２から最も離れた位置に、回路の電源電圧ＶDD
を供給する電源ラインに接触され、Ｐ型ウェル領域２へ
の電位が与えられる。また、基板１の主面上に形成され
た前記Ｎ＋拡散層10には、回路の接地電位GNDを与える
電源ラインが接触され、基板１が接地電圧にバイアスさ
れるようになっている。
ェル領域２から最も離れた位置に、回路の電源電圧ＶDD
を供給する電源ラインに接触され、Ｐ型ウェル領域２へ
の電位が与えられる。また、基板１の主面上に形成され
た前記Ｎ＋拡散層10には、回路の接地電位GNDを与える
電源ラインが接触され、基板１が接地電圧にバイアスさ
れるようになっている。
上記参考例においては、Ｐ＋型拡散層９が適当な抵抗値
を有し、また、基板電位が印加されたＮ＋型拡散層10と
Ｐチャンネル型MOSFETQpのドレイン領域（Ｐ型拡散層7
b）との間に基板の持つ抵抗が介在することになる。
を有し、また、基板電位が印加されたＮ＋型拡散層10と
Ｐチャンネル型MOSFETQpのドレイン領域（Ｐ型拡散層7
b）との間に基板の持つ抵抗が介在することになる。
そのため、上記参考例の出力バッファにおいては、第３
図に示すように、Ｎチャンネル型MOSFETQnのソース（Ｖ
DD側）と出力ノードｎ１との間に、Ｐ型ウェル領域２と
Ｎ型拡散層3b（MOSFETQnのドレイン領域）との間に寄生
するダイオードｄ２とともに、Ｐ＋型拡散層９のもつ抵
抗２が直列に、しかも抵抗Ｒ２はダイオードｄ２とMOSF
ETQnのソース端子との間に介在するように接続される。
図に示すように、Ｎチャンネル型MOSFETQnのソース（Ｖ
DD側）と出力ノードｎ１との間に、Ｐ型ウェル領域２と
Ｎ型拡散層3b（MOSFETQnのドレイン領域）との間に寄生
するダイオードｄ２とともに、Ｐ＋型拡散層９のもつ抵
抗２が直列に、しかも抵抗Ｒ２はダイオードｄ２とMOSF
ETQnのソース端子との間に介在するように接続される。
一方、Ｐチャンネル型MOSFETQpのソース（GND側）と出
力ノードｎ１との間に、Ｐ型拡散層7b（MOSFETQpのドレ
イン領域）とＮ型半導体基板１との間に寄生するダイオ
ードｄ１とともに、基板抵抗Ｒ１が直列に、しかも抵抗
Ｒ１はダイオードｄ１とMOSFETQpのソース端子との間に
介在するように接続される。
力ノードｎ１との間に、Ｐ型拡散層7b（MOSFETQpのドレ
イン領域）とＮ型半導体基板１との間に寄生するダイオ
ードｄ１とともに、基板抵抗Ｒ１が直列に、しかも抵抗
Ｒ１はダイオードｄ１とMOSFETQpのソース端子との間に
介在するように接続される。
その結果、ダイオードｄ１,d２と直列に接続された抵抗
Ｒ１とＲ２が、ボンディングパッド（出力パッド）８に
異常電圧が印加されてダイオードｄ１またはｄ２に電流
が流れたとき、その電流を抑える作用をなす。これによ
って、ダイオードｄ１とｄ２のPN接合が破壊されるのを
防止することができる。
Ｒ１とＲ２が、ボンディングパッド（出力パッド）８に
異常電圧が印加されてダイオードｄ１またはｄ２に電流
が流れたとき、その電流を抑える作用をなす。これによ
って、ダイオードｄ１とｄ２のPN接合が破壊されるのを
防止することができる。
しかも、参考例によれば、ダイオードｄ１とｄ２に流れ
る電流を抑制するための抵抗Ｒ１とＲ２が、第１図のよ
うに出力パッドPoと出力ノードｎ１との間に接続されな
いで、それぞれダイオードｄ１,d２とMOSFETQp,Qnのソ
ース端子との間に接続されるようになる。そのため、出
力バッファ（CMOSインバータ）にとっては、上記電流抑
制用抵抗Ｒ１とＲ２が負荷抵抗とならなくなる。その結
果、抵抗Ｒ１とＲ２が存在しても、出力バッファの出力
信号の変化が遅くなって出力特性が劣化されるようなこ
とがない。
る電流を抑制するための抵抗Ｒ１とＲ２が、第１図のよ
うに出力パッドPoと出力ノードｎ１との間に接続されな
いで、それぞれダイオードｄ１,d２とMOSFETQp,Qnのソ
ース端子との間に接続されるようになる。そのため、出
力バッファ（CMOSインバータ）にとっては、上記電流抑
制用抵抗Ｒ１とＲ２が負荷抵抗とならなくなる。その結
果、抵抗Ｒ１とＲ２が存在しても、出力バッファの出力
信号の変化が遅くなって出力特性が劣化されるようなこ
とがない。
第４図には、上記参考例の出力回路を構成する各素子お
よび配線のレイアウト構成の一例が示されている。
よび配線のレイアウト構成の一例が示されている。
この参考例では、出力用ボンディングパッド８の両側
に、出力バッファ用CMOSインバータを構成する上記Ｎチ
ャンネル型MOSFETQnのソース領域（3a）とドレイン領域
（3b）およびＰチャンネル型MOSFETQpのソース領域（7
a）とドレイン領域（7b）が、半導体基板１のエッジ11
と平行に並ぶように形成されている。各MOSFETQnとQpの
ドレイン領域3bと7bには、パッド８から延設されたアル
ミ配線ｌ１とｌ２の一端が、それぞれコンタクトホール
12を介して接触されている。
に、出力バッファ用CMOSインバータを構成する上記Ｎチ
ャンネル型MOSFETQnのソース領域（3a）とドレイン領域
（3b）およびＰチャンネル型MOSFETQpのソース領域（7
a）とドレイン領域（7b）が、半導体基板１のエッジ11
と平行に並ぶように形成されている。各MOSFETQnとQpの
ドレイン領域3bと7bには、パッド８から延設されたアル
ミ配線ｌ１とｌ２の一端が、それぞれコンタクトホール
12を介して接触されている。
上記Ｎチャンネル型MOSFETQnの形成されている矩形状の
Ｐ型ウェル領域２の両側には、これと一部重複し、かつ
基板のエッジ11と直交する方向に沿って基板中央部に向
かって延びるように、抵抗Ｒ２となるＰ＋型拡散層９が
二列に形成されてい。この一対のＰ＋型拡散層９の端部
には、コンタクトホール13を介して、電源電圧ＶDDを供
給する電源ラインＬ１がそれぞれ接続されている。
Ｐ型ウェル領域２の両側には、これと一部重複し、かつ
基板のエッジ11と直交する方向に沿って基板中央部に向
かって延びるように、抵抗Ｒ２となるＰ＋型拡散層９が
二列に形成されてい。この一対のＰ＋型拡散層９の端部
には、コンタクトホール13を介して、電源電圧ＶDDを供
給する電源ラインＬ１がそれぞれ接続されている。
また、この電源ラインＬ１の一部は、Ｎチャンネル型MO
SFETQnに向かって延設され、その端部はコンタクトホー
ル14を介して、ソース領域（3a）に接触されている。一
方、Ｐチャンネル型MOSFETQpのソース領域（7a）には、
接地電位GNDを供給する電源ラインＬ２がコンタクトホ
ール15にて接触されている。
SFETQnに向かって延設され、その端部はコンタクトホー
ル14を介して、ソース領域（3a）に接触されている。一
方、Ｐチャンネル型MOSFETQpのソース領域（7a）には、
接地電位GNDを供給する電源ラインＬ２がコンタクトホ
ール15にて接触されている。
さらに、出力バッファ用CMOSインバータを構成するMOSF
ETQnとQpのゲート電極5aと5bには、共通の信号線ｌ３の
一端がスルーホール16によって接触されており、図示し
ない内部回路から供給される出力信号が印加されるよう
になっている。
ETQnとQpのゲート電極5aと5bには、共通の信号線ｌ３の
一端がスルーホール16によって接触されており、図示し
ない内部回路から供給される出力信号が印加されるよう
になっている。
上記電源ラインＬ１,L２および信号線ｌ３は、特に制限
されないが、前記アルミ配線ｌ１,l２およびボンディン
グパッド８と同一のアルミニウム層によって形成されて
いる。
されないが、前記アルミ配線ｌ１,l２およびボンディン
グパッド８と同一のアルミニウム層によって形成されて
いる。
上記参考例によれば、出力パッドPoと出力バッファ回路
の出力ノードｎ１との間に、電流抑制用の抵抗Ｒを入れ
ている第１図のような形式の保護回路に比べて、各出力
パッド間の間隔すなわちパッドのピッチを狭くすること
ができる。
の出力ノードｎ１との間に、電流抑制用の抵抗Ｒを入れ
ている第１図のような形式の保護回路に比べて、各出力
パッド間の間隔すなわちパッドのピッチを狭くすること
ができる。
すなわち、第１図に示すような回路を実現すべく出力パ
ッドの両側に出力用トランジスタを配設した場合、出力
パッドとドレイン領域（3a,7b）との間の領域に拡散層
からなる抵抗を形成しなければならないため、パッド間
隔が大きくなってしまう。これに対し、上記参考例（第
４図）のようなレイアウト方式によれば、対抗となる拡
散層９は、比較的余裕のある基板のエッジ11と直交する
方向に延設される。そのため、比較的細長い拡散層を形
成して抵抗値を大きくしてもパッド間隔を広げる必要が
ない。
ッドの両側に出力用トランジスタを配設した場合、出力
パッドとドレイン領域（3a,7b）との間の領域に拡散層
からなる抵抗を形成しなければならないため、パッド間
隔が大きくなってしまう。これに対し、上記参考例（第
４図）のようなレイアウト方式によれば、対抗となる拡
散層９は、比較的余裕のある基板のエッジ11と直交する
方向に延設される。そのため、比較的細長い拡散層を形
成して抵抗値を大きくしてもパッド間隔を広げる必要が
ない。
従って、この参考例のレイアウト方式は、例えばゲート
アレイのように比較的ピン数の多い半導体集積回路の出
力回路を構成する場合に適しており、すぐれた効果を発
揮する。
アレイのように比較的ピン数の多い半導体集積回路の出
力回路を構成する場合に適しており、すぐれた効果を発
揮する。
なお、上記参考例では、電流抑制用の抵抗を構成するＰ
＋型拡散層９を２本に分け、Ｐウェル領域２の両側方
に、これに沿って平行に配設しているが、第５図に示す
ごとく、矩形状のＰ型ウェル領域２全体を囲むようにＰ
＋型拡散層９を形成してもよい。このようにすれば、ノ
イズ源となるMOSFETQnのドレイン領域（3b）から、周囲
の拡散層９に向かって流れる電流が一部に集中せず、分
散されるようになる。そのため、異常電圧が出力パッド
に入ってきてＰ型ウェル領域２からドレイン領域（3b）
に向かって大きな電流が流れてもPN接合の破壊が起きに
くくなるという利点がある。
＋型拡散層９を２本に分け、Ｐウェル領域２の両側方
に、これに沿って平行に配設しているが、第５図に示す
ごとく、矩形状のＰ型ウェル領域２全体を囲むようにＰ
＋型拡散層９を形成してもよい。このようにすれば、ノ
イズ源となるMOSFETQnのドレイン領域（3b）から、周囲
の拡散層９に向かって流れる電流が一部に集中せず、分
散されるようになる。そのため、異常電圧が出力パッド
に入ってきてＰ型ウェル領域２からドレイン領域（3b）
に向かって大きな電流が流れてもPN接合の破壊が起きに
くくなるという利点がある。
また、ノイズ源となるMOSFETQnのドレイン領域（3b）
を、Ｐ＋型拡散層９で完全に囲繞しているため、ラッチ
アップも起きにくくなる。
を、Ｐ＋型拡散層９で完全に囲繞しているため、ラッチ
アップも起きにくくなる。
さらに、第３図における電流抑制用ダイオードｄ１側に
接続される抵抗Ｒ１は、基板抵抗を利用して構成してい
るが、最近のCMOS集積回路のプロセスでは、基板の主面
にＰ型ウェル領域とともにＮ型ウェル領域を形成し、Ｎ
型ウェル領域の上にＰチャンネル型MOSFETを形成するこ
とが行なわれている。このようにＮ型ウェル領域を形成
する工程を有するプロセスを用いた場合には、出力用MO
SFETQpの形成されるＮ型ウェル領域の表面から基板主面
にかけてＮ＋型拡散層を形成することにより、積極的に
抵抗Ｒ１を構成させるようにすることも可能である。
接続される抵抗Ｒ１は、基板抵抗を利用して構成してい
るが、最近のCMOS集積回路のプロセスでは、基板の主面
にＰ型ウェル領域とともにＮ型ウェル領域を形成し、Ｎ
型ウェル領域の上にＰチャンネル型MOSFETを形成するこ
とが行なわれている。このようにＮ型ウェル領域を形成
する工程を有するプロセスを用いた場合には、出力用MO
SFETQpの形成されるＮ型ウェル領域の表面から基板主面
にかけてＮ＋型拡散層を形成することにより、積極的に
抵抗Ｒ１を構成させるようにすることも可能である。
［効果］ （１）出力バッファ回路と出力パッド間に接続される過
大電流抑制用の抵抗を、保護作用をなすダイオードと出
力パッドとの間に入れる代わりに、これらのダイオード
と電源電圧端子との間に介在させるようにしたので、出
力パッドから見たとき過大電流抑制用の抵抗が直接出力
ノード側に接続されないようになるという作用により、
出力特性を劣化させることなく電流抑制用の抵抗値を大
きくして過大電流を抑え、異常電圧による出力回路を構
成する素子の静電破壊を防止することができるという効
果がある。
大電流抑制用の抵抗を、保護作用をなすダイオードと出
力パッドとの間に入れる代わりに、これらのダイオード
と電源電圧端子との間に介在させるようにしたので、出
力パッドから見たとき過大電流抑制用の抵抗が直接出力
ノード側に接続されないようになるという作用により、
出力特性を劣化させることなく電流抑制用の抵抗値を大
きくして過大電流を抑え、異常電圧による出力回路を構
成する素子の静電破壊を防止することができるという効
果がある。
（２）ダイオードと直列に接続された保護抵抗を構成す
る拡散層が、トランジスタの周囲を囲繞するように形成
されているため、ノイズ源となるドレイン領域から流れ
出る電流に対するガードリングとして機能し、ラッチア
ップを抑制することができるという効果がある。
る拡散層が、トランジスタの周囲を囲繞するように形成
されているため、ノイズ源となるドレイン領域から流れ
出る電流に対するガードリングとして機能し、ラッチア
ップを抑制することができるという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるCMOS集積回路の出力
回路に適用したものについて説明したが、それに限定さ
れるものでなく、例えばプッシュプル型の出力段を有す
るMOS集積回路の出力回路などにも利用できる。
をその背景となった利用分野であるCMOS集積回路の出力
回路に適用したものについて説明したが、それに限定さ
れるものでなく、例えばプッシュプル型の出力段を有す
るMOS集積回路の出力回路などにも利用できる。
第１図は、CMOS集積回路の出力回路における静電破壊防
止用の保護回路の一例を示す回路図、 第２図は、本発明をCMOS集積回路の出力回路に適用した
場合の原理を説明するための断面説明図、 第３図は、第２図の参考例の等価回路を示す回路図、 第４図は、第２図の参考例の出力回路のレイアウトの一
例を示す平面説明図、 第５図は、本発明の一実施例の要部のレイアウト構成例
を示す平面説明図である。 １……半導体基板、２……Ｐ型ウェル領域、3a……Ｎ型
拡散層（ソース領域）、3b……Ｎ型拡散層（ドレイン領
域）、4a,4b……ゲート絶縁膜、5a,5b……ゲート電極、
６……フィールド酸化膜、7a……Ｐ型拡散層（ソース領
域）、7b……Ｐ型拡散層（ドレイン領域）、８……出力
パッド（出力用ボンディングパッド）、９……Ｐ＋型拡
散層（抵抗）、10……Ｎ＋拡散層、11……エッジ、12〜
15……コンタクトホール、16……スルーホール、Qp……
Ｐチャンネル型MOSFET、Qn……Ｎチャンネル型MOSFET、
Ｒ１,R２……電流抑制用抵抗。
止用の保護回路の一例を示す回路図、 第２図は、本発明をCMOS集積回路の出力回路に適用した
場合の原理を説明するための断面説明図、 第３図は、第２図の参考例の等価回路を示す回路図、 第４図は、第２図の参考例の出力回路のレイアウトの一
例を示す平面説明図、 第５図は、本発明の一実施例の要部のレイアウト構成例
を示す平面説明図である。 １……半導体基板、２……Ｐ型ウェル領域、3a……Ｎ型
拡散層（ソース領域）、3b……Ｎ型拡散層（ドレイン領
域）、4a,4b……ゲート絶縁膜、5a,5b……ゲート電極、
６……フィールド酸化膜、7a……Ｐ型拡散層（ソース領
域）、7b……Ｐ型拡散層（ドレイン領域）、８……出力
パッド（出力用ボンディングパッド）、９……Ｐ＋型拡
散層（抵抗）、10……Ｎ＋拡散層、11……エッジ、12〜
15……コンタクトホール、16……スルーホール、Qp……
Ｐチャンネル型MOSFET、Qn……Ｎチャンネル型MOSFET、
Ｒ１,R２……電流抑制用抵抗。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 9054−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｋ (56)参考文献 特開 昭52−11880（ＪＰ，Ａ) 特開 昭57−4151（ＪＰ，Ａ) 特開 昭51−126770（ＪＰ，Ａ) 特開 昭52−3389（ＪＰ，Ａ)
Claims (1)
- 【請求項１】各々のドレイン端子が出力端子に接続さ
れ、各々のソース端子が第１の電源電圧端子と第２の電
源電圧端子とにそれぞれ接続されたＰチャンネル型電界
効果トランジスタとＮチャンネル型電界効果トランジス
タとを有し、かつ上記Ｐチャンネル型電界効果トランジ
スタまたはＮチャンネル型電界効果トランジスタのうち
少なくとも一方は、半導体基板の主面上に形成されたウ
ェル領域上に形成されているCMOS型出力回路を備えた半
導体集積回路装置において、 上記各トランジスタのドレイン領域は金属配線層によっ
て上記出力端子としての出力パッドに接続されていると
ともに、 上記基板上に形成された上記一方トランジスタと上記一
方の電源電圧端子との間には、該一方のトランジスタの
ドレイン領域と基板との間に寄生するPN接合ダイオード
と直列形態となるように、基板の寄生抵抗を利用した保
護抵抗が、 また上記ウェル領域表面上に形成された上記他方のトラ
ンジスタと上記他方の電源電圧端子との間には、該他方
のトランジスタのドレイン領域とウェル領域との間に寄
生するPN接合ダイオードと直列形態となるように、該ウ
ェル領域の表面から基板の主面上にかけて当該トランジ
スタの周囲を囲繞しかつ一部からウェル領域外部へ延び
る延長部を有するように形成され該延長部のウェル領域
から遠い側の表面に上記他方の電源電圧端子が接続され
るように構成される拡散層の寄生抵抗を利用した保護抵
抗が、 それぞれ接続されていることを特徴とする半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59078561A JPH0665224B2 (ja) | 1984-04-20 | 1984-04-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59078561A JPH0665224B2 (ja) | 1984-04-20 | 1984-04-20 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60224259A JPS60224259A (ja) | 1985-11-08 |
| JPH0665224B2 true JPH0665224B2 (ja) | 1994-08-22 |
Family
ID=13665316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59078561A Expired - Lifetime JPH0665224B2 (ja) | 1984-04-20 | 1984-04-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0665224B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2627028B1 (fr) * | 1988-02-04 | 1990-07-20 | Sgs Thomson Microelectronics | Structure de protection des sorties d'un circuit integre de type mos |
| US4990802A (en) * | 1988-11-22 | 1991-02-05 | At&T Bell Laboratories | ESD protection for output buffers |
| JPH0729373A (ja) * | 1993-07-08 | 1995-01-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US9013844B2 (en) * | 2013-01-15 | 2015-04-21 | Xilinx, Inc. | Circuit for and method of enabling the discharge of electric charge in an integrated circuit |
| CN107994015B (zh) * | 2017-11-13 | 2020-07-17 | 厦门市三安集成电路有限公司 | 一种单片微波集成电路中静电防护结构及其制造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51156742U (ja) * | 1975-06-09 | 1976-12-14 | ||
| JPS5763861A (en) * | 1980-10-06 | 1982-04-17 | Nec Corp | Semiconductor device |
| JPS5783062A (en) * | 1980-11-11 | 1982-05-24 | Nec Corp | Semiconductor device with protective element |
-
1984
- 1984-04-20 JP JP59078561A patent/JPH0665224B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60224259A (ja) | 1985-11-08 |
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