JP2538312B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2538312B2 JP2538312B2 JP63136309A JP13630988A JP2538312B2 JP 2538312 B2 JP2538312 B2 JP 2538312B2 JP 63136309 A JP63136309 A JP 63136309A JP 13630988 A JP13630988 A JP 13630988A JP 2538312 B2 JP2538312 B2 JP 2538312B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は出力端の静電気に対する保護手段を備える絶
縁ゲート型電界効果トランジスタ（以下MOSトランジス
タと称する）を用いて構成される半導体集積回路に関す
るものである。
縁ゲート型電界効果トランジスタ（以下MOSトランジス
タと称する）を用いて構成される半導体集積回路に関す
るものである。
第５図（ａ）は特開昭61−44471号公報に開示されて
いる従来における一般的な出力バッファ回路を示す回路
図であり、図においてQ1は出力バッファ回路を構成する
ロード・トランジスタとして機能するMOSトランジス
タ、Q2は同じく出力バッファ回路を構成するドライバ・
トランジスタとして機能するMOSトランジスタを示して
いる。各MOSトランジスタQ1,Q2のゲートg1,g2は夫々こ
れに対する制御信号を出力する内部回路10に繋がるノー
ドN1,N2に、またMOSトランジスタQ1のソースs1、MOSト
ランジスタQ2のドレインd2は出力パッド５に繋がるノー
ドN3に夫々接続されている。MOSトランジスタQ1のドレ
インd1は電源Vccに接続され、またMOSトランジスタQ2の
ソースs2は接地電位Vssとしてある。
いる従来における一般的な出力バッファ回路を示す回路
図であり、図においてQ1は出力バッファ回路を構成する
ロード・トランジスタとして機能するMOSトランジス
タ、Q2は同じく出力バッファ回路を構成するドライバ・
トランジスタとして機能するMOSトランジスタを示して
いる。各MOSトランジスタQ1,Q2のゲートg1,g2は夫々こ
れに対する制御信号を出力する内部回路10に繋がるノー
ドN1,N2に、またMOSトランジスタQ1のソースs1、MOSト
ランジスタQ2のドレインd2は出力パッド５に繋がるノー
ドN3に夫々接続されている。MOSトランジスタQ1のドレ
インd1は電源Vccに接続され、またMOSトランジスタQ2の
ソースs2は接地電位Vssとしてある。
第５図（ｂ）は、第５図（ａ）に対応するパターンレ
イアウト図であり、例えばＰ型のシリコン基板21上に、
電源Vccに繋がる主金属配線層11及び接地線に繋がる主
金属配線層12を所要の間隔を隔てて平行に配置し、この
両主金属配線層11,12間に間隔を隔ててMOSトランジスタ
Q1,Q2が配置され、この両MOSトランジスタQ1,Q2間に出
力パッド５が配置されている。各MOSトランジスタQ1,Q2
の構造はパターンレイアウトの面で若干異なるが、実質
的には同じである。
イアウト図であり、例えばＰ型のシリコン基板21上に、
電源Vccに繋がる主金属配線層11及び接地線に繋がる主
金属配線層12を所要の間隔を隔てて平行に配置し、この
両主金属配線層11,12間に間隔を隔ててMOSトランジスタ
Q1,Q2が配置され、この両MOSトランジスタQ1,Q2間に出
力パッド５が配置されている。各MOSトランジスタQ1,Q2
の構造はパターンレイアウトの面で若干異なるが、実質
的には同じである。
MOSトランジスタQ1は主金属配線層11から主金属配線
層12側に向けて平行に金属配線層11a,11bを延在形成す
ると共に、反対側からは出力パッド５に繋がるノードN3
から金属配線層5a,5bを金属配線層11a,11bとの間に所要
の間隔を隔てて互い違いとなるよう主金属配線層11側に
向けて延在形成し、また主金属配線層11側からは前記金
属配線層5aと11a、11aと5b、5bと11bの各間にノードN1
に繋がるゲート電極g1を主金属配線層12側に向けて平行
に延在形成してある。
層12側に向けて平行に金属配線層11a,11bを延在形成す
ると共に、反対側からは出力パッド５に繋がるノードN3
から金属配線層5a,5bを金属配線層11a,11bとの間に所要
の間隔を隔てて互い違いとなるよう主金属配線層11側に
向けて延在形成し、また主金属配線層11側からは前記金
属配線層5aと11a、11aと5b、5bと11bの各間にノードN1
に繋がるゲート電極g1を主金属配線層12側に向けて平行
に延在形成してある。
一方MOSトランジスタQ2は主金属配線層12から主金属
配線層11側に向けて金属配線層12a,12bを延在形成さ
せ、反対側からは出力パッド５に繋がるノードN3から金
属配線層5d,5eを金属配線層12a,12bと所要の間隔を隔て
て互い違いとなるよう延在形成し、各金属配線層5dと12
a、12aと5e、5eと12bの各間にノードN2に繋がるゲート
電極g2を種金属配線層12側に向けて平行に延在形成して
ある。
配線層11側に向けて金属配線層12a,12bを延在形成さ
せ、反対側からは出力パッド５に繋がるノードN3から金
属配線層5d,5eを金属配線層12a,12bと所要の間隔を隔て
て互い違いとなるよう延在形成し、各金属配線層5dと12
a、12aと5e、5eと12bの各間にノードN2に繋がるゲート
電極g2を種金属配線層12側に向けて平行に延在形成して
ある。
11h,12h,5hはいずれもコンタクトホールである。
第５図（ｃ）は第５図（ｂ）はＶ−Ｖ線による拡大断
面図であり、例えばｐ型のシリコン基板21上にMOSトラ
ンジスタQ2のドレイン領域、ソース領域、を夫々形成す
る各n+型の拡散層21a,21bが形成され、この各拡散層21
a,21b間のシリコン基板21上に絶縁層を介在させてMOSト
ランジスタQ2のゲート電極g2が、またドレイン領域を構
成する拡散層21a上には金属配線層5eが、又ソース領域
を構成する拡散層21b上には金属配線層12bが夫々コンタ
クトホール5h,12hを通じてこれと接触させた状態で形成
せしめられ、更に金属配線層12bと出力パッド５との間
等にはシリコン基板21上に膜厚の大きい分離酸化膜23が
選択的に形成されている。MOSトランジスタQ1について
も実質的に同じである。
面図であり、例えばｐ型のシリコン基板21上にMOSトラ
ンジスタQ2のドレイン領域、ソース領域、を夫々形成す
る各n+型の拡散層21a,21bが形成され、この各拡散層21
a,21b間のシリコン基板21上に絶縁層を介在させてMOSト
ランジスタQ2のゲート電極g2が、またドレイン領域を構
成する拡散層21a上には金属配線層5eが、又ソース領域
を構成する拡散層21b上には金属配線層12bが夫々コンタ
クトホール5h,12hを通じてこれと接触させた状態で形成
せしめられ、更に金属配線層12bと出力パッド５との間
等にはシリコン基板21上に膜厚の大きい分離酸化膜23が
選択的に形成されている。MOSトランジスタQ1について
も実質的に同じである。
ところで上述した如き従来の出力バッファ回路におい
てはその出力パッド５に静電気による過大な正の電圧が
印加されたときはMOSトランジスタQ1のソース領域、MOS
トランジスタQ2のドレイン領域とシリコン基板21との間
に形成される図示しない面積の大きい寄生ダイオードの
作用、並びにMOSトランジスタQ1,Q2のパンチスルーの作
用により静電気に対する保護がなされる。即ち、MOSト
ランジスタQ1,Q2自身が本来的に備える保護機能により
保護される。
てはその出力パッド５に静電気による過大な正の電圧が
印加されたときはMOSトランジスタQ1のソース領域、MOS
トランジスタQ2のドレイン領域とシリコン基板21との間
に形成される図示しない面積の大きい寄生ダイオードの
作用、並びにMOSトランジスタQ1,Q2のパンチスルーの作
用により静電気に対する保護がなされる。即ち、MOSト
ランジスタQ1,Q2自身が本来的に備える保護機能により
保護される。
ところがUSP4692781にも記載されている如く、このよ
うな構造では十分なサージ耐量を維持するためにはコン
タクトホール5hとゲート電極g2との間の幅寸法Ａ（第５
図（ｃ）参照）が一定以上必要とされるが、この寸法Ａ
を大きくとることはMOSトランジスタの微細化を図るう
えでの大きな障害となる。
うな構造では十分なサージ耐量を維持するためにはコン
タクトホール5hとゲート電極g2との間の幅寸法Ａ（第５
図（ｃ）参照）が一定以上必要とされるが、この寸法Ａ
を大きくとることはMOSトランジスタの微細化を図るう
えでの大きな障害となる。
この対策として特開昭61−137358号公報には第６図
（ａ），（ｂ），（ｃ）に示す如き出力バッファ回路が
提案されている。
（ａ），（ｂ），（ｃ）に示す如き出力バッファ回路が
提案されている。
第６図（ａ）は従来の他の出力バッファ回路を示す回
路図であり、出力パッド５に繋がるノードN3の途中に、
いま１つのMOSトランジスタQ7のドレインd7を接続し、
またゲートg7及びソースs7は共に接地電位Vssとしてあ
る。
路図であり、出力パッド５に繋がるノードN3の途中に、
いま１つのMOSトランジスタQ7のドレインd7を接続し、
またゲートg7及びソースs7は共に接地電位Vssとしてあ
る。
第６図（ｂ）はこれに対応するパターンレイアウト図
であり、主金属配線層12から延在形成したMOSトランジ
スタQ2を構成する金属配線層12bの出力パッド５側に金
属配線層12bと所要の間隔を隔ててノードN3に繋がる金
属配線層5fを配置すると共に、両金属配線層5f,12b間に
これらと平行に主金属配線層12に繋がるMOSトランジス
タQ7のゲート電極g7を主金属配線層11側に向けてこれら
と平行に延在形成してある。
であり、主金属配線層12から延在形成したMOSトランジ
スタQ2を構成する金属配線層12bの出力パッド５側に金
属配線層12bと所要の間隔を隔ててノードN3に繋がる金
属配線層5fを配置すると共に、両金属配線層5f,12b間に
これらと平行に主金属配線層12に繋がるMOSトランジス
タQ7のゲート電極g7を主金属配線層11側に向けてこれら
と平行に延在形成してある。
第６図（ｃ）は第６図（ｂ）のVI−VI線による拡大断
面図であり、ｐ型のシリコン基板21にn+型の拡散層21c
を拡散層21bと所要の間隔を隔てて形成し、この拡散層2
1cと21bとの間のシリコン基板21上絶縁層を介在させて
ゲート電極g7を設け、また拡散層21cにコンタクトホー
ル5hを通して接触させた金属配線層5fを設けた構造とな
っている。
面図であり、ｐ型のシリコン基板21にn+型の拡散層21c
を拡散層21bと所要の間隔を隔てて形成し、この拡散層2
1cと21bとの間のシリコン基板21上絶縁層を介在させて
ゲート電極g7を設け、また拡散層21cにコンタクトホー
ル5hを通して接触させた金属配線層5fを設けた構造とな
っている。
而してこのような構成にあっては出力パッド５に静電
気による過大な正電圧が印加されたときは、MOSトラン
ジスタQ7のパンチスルー作用が、図示しない寄生ダイオ
ードの作用及びMOSトランジスタQ1,Q2のパルチスルーの
作用に加わることとなって出力バッファ回路に対する保
護効果が一層高められることとなる。なお、MOSトラン
ジスタQ1側に対しても同様の構造が採られることとな
る。
気による過大な正電圧が印加されたときは、MOSトラン
ジスタQ7のパンチスルー作用が、図示しない寄生ダイオ
ードの作用及びMOSトランジスタQ1,Q2のパルチスルーの
作用に加わることとなって出力バッファ回路に対する保
護効果が一層高められることとなる。なお、MOSトラン
ジスタQ1側に対しても同様の構造が採られることとな
る。
しかしこのような従来の構成ではMOSトランジスタQ2
のチャネル幅が２μｍ程度までは有効であるが、２μｍ
以下のチャネル幅ではMOSトランジスタQ2のソースs2,ド
レインd2間に高電界が発生し、ゲート電極g7を構成する
酸化膜へのホットキャリアの注入現象が発生し、酸化膜
に経時的な特性劣化が生じるという問題があった。
のチャネル幅が２μｍ程度までは有効であるが、２μｍ
以下のチャネル幅ではMOSトランジスタQ2のソースs2,ド
レインd2間に高電界が発生し、ゲート電極g7を構成する
酸化膜へのホットキャリアの注入現象が発生し、酸化膜
に経時的な特性劣化が生じるという問題があった。
このような特性劣化の防止手段としてLDD（Lightly D
oped Drain）構造、或いは二重拡散ドレイン構造を用い
てドレイン近傍の電界を緩和する構造が採られている。
oped Drain）構造、或いは二重拡散ドレイン構造を用い
てドレイン近傍の電界を緩和する構造が採られている。
このような構造にあってはLDD構造、二重拡散ドレイ
ン構造は微細化されたMOSトランジスタの信頼性を高め
る点では有効であるが、静電圧に対する保護回路を構成
する、例えばMOSトランジスタQ7にこのような構造を採
用することはMOSトランジスタQ7のゲート電極g7を構成
する酸化膜が薄くなって破壊耐圧が低下し、しかもMOS
トランジスタQ7のパンチスルー電圧は逆に上昇し、MOS
トランジスタQ7自身のゲート用酸化膜が静電気によるサ
ージによって破壊され易くなるという問題が生じる。
ン構造は微細化されたMOSトランジスタの信頼性を高め
る点では有効であるが、静電圧に対する保護回路を構成
する、例えばMOSトランジスタQ7にこのような構造を採
用することはMOSトランジスタQ7のゲート電極g7を構成
する酸化膜が薄くなって破壊耐圧が低下し、しかもMOS
トランジスタQ7のパンチスルー電圧は逆に上昇し、MOS
トランジスタQ7自身のゲート用酸化膜が静電気によるサ
ージによって破壊され易くなるという問題が生じる。
この対策として更に第７図に示す如き構造の出力バッ
ファ回路も提案されている。
ファ回路も提案されている。
第７図は従来の更に他の出力バッファ回路の部分拡大
図であり、MOSトランジスタQ2の各ドレイン，ソース領
域を構成するn+型の拡散層21a,21bの各対向端縁部に夫
々n-型の拡散層21d,21eを設ける、所謂LDD構造を採用し
てある。
図であり、MOSトランジスタQ2の各ドレイン，ソース領
域を構成するn+型の拡散層21a,21bの各対向端縁部に夫
々n-型の拡散層21d,21eを設ける、所謂LDD構造を採用し
てある。
一方MOSトランジスタQ7のソース・ドレイン端にはｎ
型の拡散層は設けられておらず、通常構造のMOSトラン
ジスタになっている。
型の拡散層は設けられておらず、通常構造のMOSトラン
ジスタになっている。
これによってMOSトランジスタQ7のパンチスルー電圧
を適宜に低下させて静電圧に対する保護機能の安定化を
図ろうとするものである。
を適宜に低下させて静電圧に対する保護機能の安定化を
図ろうとするものである。
しかしこの構造ではLDD構造のMOSトランジスタと通常
構造のMOSトランジスタとを作り分けねばならず、製造
プロセスが複雑になるという欠点があった。
構造のMOSトランジスタとを作り分けねばならず、製造
プロセスが複雑になるという欠点があった。
本発明は斯かる事情に鑑みなされたものであって、そ
の目的とするところは各種MOSトランジスタ等に幅広く
適用し得る静電気に対する保護構造を備えた半導体集積
回路を提供するにある。
の目的とするところは各種MOSトランジスタ等に幅広く
適用し得る静電気に対する保護構造を備えた半導体集積
回路を提供するにある。
第１の発明に係る半導体集積回路は、ドレイン電界を
緩和するための構造からなるMOSトランジスタを用いた
出力バッファ回路を有する半導体集積回路において、前
記出力バッファ回路は、ゲートが第１の制御信号を受
け、ドレインが電源端子に、ソースが出力端子に接続さ
れる第１のMOSトランジスタと、ゲートが第２の制御信
号を受け、ドレインが前記出力端子に、ソースが接地端
子に接続される第２のMOSトランジスタと、第１の寄生M
OSトランジスタとを備え、該第１の寄生MOSトランジス
タのソースは前記出力端子に接続され、そのドレインは
前記第１のMOSトランジスタのドレインとパターンレイ
アウト的に共用して設けられることを特徴とする。
緩和するための構造からなるMOSトランジスタを用いた
出力バッファ回路を有する半導体集積回路において、前
記出力バッファ回路は、ゲートが第１の制御信号を受
け、ドレインが電源端子に、ソースが出力端子に接続さ
れる第１のMOSトランジスタと、ゲートが第２の制御信
号を受け、ドレインが前記出力端子に、ソースが接地端
子に接続される第２のMOSトランジスタと、第１の寄生M
OSトランジスタとを備え、該第１の寄生MOSトランジス
タのソースは前記出力端子に接続され、そのドレインは
前記第１のMOSトランジスタのドレインとパターンレイ
アウト的に共用して設けられることを特徴とする。
第２の発明に係る半導体集積回路は、ドレイン電界を
緩和するための構造からなるMOSトランジスタを用いた
出力バッファ回路を有する半導体集積回路において、前
記出力バッファ回路は、ゲートが第１の制御信号を受
け、ドレインが電源端子に、ソースが出力端子に接続さ
れる第１のMOSトランジスタと、ゲートが第２の制御信
号を受け、ドレインが前記出力端子に、ソースが接地端
子に接続される第２のMOSトランジスタと、第２の寄生M
OSトランジスタとを備え、該第２の寄生MOSトランジス
タのドレインは前記出力端子に接続され、そのソースは
前記第２のMOSトランジスタのソースとパターンレイア
ウト的に共用して設けられることを特徴とする。
緩和するための構造からなるMOSトランジスタを用いた
出力バッファ回路を有する半導体集積回路において、前
記出力バッファ回路は、ゲートが第１の制御信号を受
け、ドレインが電源端子に、ソースが出力端子に接続さ
れる第１のMOSトランジスタと、ゲートが第２の制御信
号を受け、ドレインが前記出力端子に、ソースが接地端
子に接続される第２のMOSトランジスタと、第２の寄生M
OSトランジスタとを備え、該第２の寄生MOSトランジス
タのドレインは前記出力端子に接続され、そのソースは
前記第２のMOSトランジスタのソースとパターンレイア
ウト的に共用して設けられることを特徴とする。
第１の発明にあっては、MOSトランジスタを用いた出
力バッファ回路は、ソースが出力端子に接続され、ドレ
インが第１のMOSトランジスタのドレインとパターンレ
イアウト的に共用して設けられた寄生MOSトランジスタ
を備えるから、ドレイン電界を緩和する構造のMOSトラ
ンジスタを採用しても静電気に対する保護効果が損なわ
れることがなく、しかもレイアウト上のスペースを大幅
に縮小し得る。
力バッファ回路は、ソースが出力端子に接続され、ドレ
インが第１のMOSトランジスタのドレインとパターンレ
イアウト的に共用して設けられた寄生MOSトランジスタ
を備えるから、ドレイン電界を緩和する構造のMOSトラ
ンジスタを採用しても静電気に対する保護効果が損なわ
れることがなく、しかもレイアウト上のスペースを大幅
に縮小し得る。
第２の発明にあっては、同じくMOSトランジスタを用
いた出力バッファ回路は、ドレインが出力端子に接続さ
れ、ソースが第２のMOSトランジスタのソースとパター
ンレイアウト的に共用して設けられた第２の寄生MOSト
ランジスタを備えるから、同様に静電気に対する保護効
果が損なわれることがなく、レイアウト上のスペースが
大幅に縮小し得る。
いた出力バッファ回路は、ドレインが出力端子に接続さ
れ、ソースが第２のMOSトランジスタのソースとパター
ンレイアウト的に共用して設けられた第２の寄生MOSト
ランジスタを備えるから、同様に静電気に対する保護効
果が損なわれることがなく、レイアウト上のスペースが
大幅に縮小し得る。
以下本発明をその実施例を示す図面に基づいて具体的
に説明する。
に説明する。
（実施例１） 第１図は本発明を出力バッファ回路に適用した構成を
示す回路図であり、Q1は出力バッファ回路を形成するロ
ード・トランジスタとして機能するMOSトランジスタ、Q
2は同じく出力バッファ回路を構成するドライバ・トラ
ンジスタとして機能するMOSトランジスタ、Q3,Q4はいず
れも膜厚の大きい分離酸化膜をゲートとする、所謂寄生
MOSトランジスタ、５は出力パッド、10はMOSトランジス
タQ1,Q2に対して制御信号を出力する内部回路を示して
いる。
示す回路図であり、Q1は出力バッファ回路を形成するロ
ード・トランジスタとして機能するMOSトランジスタ、Q
2は同じく出力バッファ回路を構成するドライバ・トラ
ンジスタとして機能するMOSトランジスタ、Q3,Q4はいず
れも膜厚の大きい分離酸化膜をゲートとする、所謂寄生
MOSトランジスタ、５は出力パッド、10はMOSトランジス
タQ1,Q2に対して制御信号を出力する内部回路を示して
いる。
MOSトランジスタQ1,Q2のゲートg1,g2は夫々内部回路1
0のノードN1,N2に夫々接続され、またMOSトランジスタQ
1のソースs1、MOSトランジスタQ2のドレインd2はノード
N3を介して出力パッド５に接続されている。MOSトラン
ジスタQ1のドレインd1は電源Vccに接続され、またMOSト
ランジスタQ2のソースs2は接地電位Vssとしてある。
0のノードN1,N2に夫々接続され、またMOSトランジスタQ
1のソースs1、MOSトランジスタQ2のドレインd2はノード
N3を介して出力パッド５に接続されている。MOSトラン
ジスタQ1のドレインd1は電源Vccに接続され、またMOSト
ランジスタQ2のソースs2は接地電位Vssとしてある。
一方寄生MOSトランジスタQ3,Q4はいずれも膜厚の大き
い分離酸化膜22（第１図（ｃ）参照）をゲートとしてお
り、寄生MOSトランジスタQ3はゲートg3,ソースs3共に出
力パッド５に連なるノードN3に、またドレインd3は電源
Vccに接続され、一方寄生MOSトランジスタQ4はゲート
g4,ドレインd4は共に出力パッド５に連なるノードN
3に、またソースs4は接地電位Vssとしてある。
い分離酸化膜22（第１図（ｃ）参照）をゲートとしてお
り、寄生MOSトランジスタQ3はゲートg3,ソースs3共に出
力パッド５に連なるノードN3に、またドレインd3は電源
Vccに接続され、一方寄生MOSトランジスタQ4はゲート
g4,ドレインd4は共に出力パッド５に連なるノードN
3に、またソースs4は接地電位Vssとしてある。
第１図（ｂ）は第１図（ａ）に対応するパターンレイ
アウト図であり、例えばｐ型のシリコン基板21（第１図
（ｃ）参照）上に電源Vccに繋がる主金属配線層11及び
接地線に繋がる主金属配線層12を所要の間隔を隔てて平
行に配置し、この両主金属配線層11,12間に間隔を隔て
てMOSトランジスタQ1,Q3、Q2,Q4が配置され、この両MOS
トランジスタQ1,Q3とQ2,Q4との間に出力端子を繋ぐ出力
パッド５が配置されている。各MOSトランジスタQ1,Q2の
構造はパターンレイアウトの面で若干異なるが、実質的
には同じである。
アウト図であり、例えばｐ型のシリコン基板21（第１図
（ｃ）参照）上に電源Vccに繋がる主金属配線層11及び
接地線に繋がる主金属配線層12を所要の間隔を隔てて平
行に配置し、この両主金属配線層11,12間に間隔を隔て
てMOSトランジスタQ1,Q3、Q2,Q4が配置され、この両MOS
トランジスタQ1,Q3とQ2,Q4との間に出力端子を繋ぐ出力
パッド５が配置されている。各MOSトランジスタQ1,Q2の
構造はパターンレイアウトの面で若干異なるが、実質的
には同じである。
MOSトランジスタQ1は主金属配線層11から主金属配線
層12側に向けて平行に金属配線層11a,11bを延在させる
と共に、反対側からは出力パッド５に繋がるノードN3か
ら金属配線層5a,5b,5cを金属配線層11a,11b間及びその
両外側に所要の間隔を隔てて互い違いとなるよう主金属
配線層11側に向けて平行に延在形成してある。また主金
属配線層11側からは前記金属配線層5aと11a、11aと5b、
5bと11bとの各間にノードN1に繋がるゲート電極g1をこ
れらと平行に主金属配線層12側に向けて延在形成してあ
る。一方MOSトランジスタQ2は主金属配線層12から主金
属配線層11側に向けて金属配線層12a,12bを延在させ、
反対側からは出力パッド５に繋がるノードN3から金属配
線層12aと12bとの間及びその両外側に互い違いとなるよ
う延在形成し、また各金属配線層5dと12a、12aと5e、5e
と12bの間にノードN2に繋がるゲート電極g2をこれらと
平行に延在せしめてある。そして出力パッド５に繋がる
ノードN3から延在させた金属配線層5a〜5fのうち、主金
属配線層11,12から延在する各金属配線層11b,12bと対向
する各金属配線層5c,5fは夫々金属配線層11b,12bと対向
する位置でその幅寸法を広くし、その幅方向の一側縁を
夫々対向する金属配線層11b,12bの線部に近接して位置
せしめて寄生MOSトランジスタQ3,Q4を形成してある。
層12側に向けて平行に金属配線層11a,11bを延在させる
と共に、反対側からは出力パッド５に繋がるノードN3か
ら金属配線層5a,5b,5cを金属配線層11a,11b間及びその
両外側に所要の間隔を隔てて互い違いとなるよう主金属
配線層11側に向けて平行に延在形成してある。また主金
属配線層11側からは前記金属配線層5aと11a、11aと5b、
5bと11bとの各間にノードN1に繋がるゲート電極g1をこ
れらと平行に主金属配線層12側に向けて延在形成してあ
る。一方MOSトランジスタQ2は主金属配線層12から主金
属配線層11側に向けて金属配線層12a,12bを延在させ、
反対側からは出力パッド５に繋がるノードN3から金属配
線層12aと12bとの間及びその両外側に互い違いとなるよ
う延在形成し、また各金属配線層5dと12a、12aと5e、5e
と12bの間にノードN2に繋がるゲート電極g2をこれらと
平行に延在せしめてある。そして出力パッド５に繋がる
ノードN3から延在させた金属配線層5a〜5fのうち、主金
属配線層11,12から延在する各金属配線層11b,12bと対向
する各金属配線層5c,5fは夫々金属配線層11b,12bと対向
する位置でその幅寸法を広くし、その幅方向の一側縁を
夫々対向する金属配線層11b,12bの線部に近接して位置
せしめて寄生MOSトランジスタQ3,Q4を形成してある。
第１図（ｃ）は第１図（ｂ）のＩ−Ｉ線による拡大断
面図であり、ｐ型のシリコン基板21上にドレイン領域，
ソース領域を形成する各n+型の拡散層21a,21b,21cが所
要の間隔を隔てて形成され、この拡散層21a,21b間に絶
縁層を介在させてMOSトランジスタQ2のゲート電極g
2が、また各拡散層21a,21b,21c夫々にコンタクトホール
5h,12hを通して接触させた金属配線層5e、12b,5fが形成
せしめられている。
面図であり、ｐ型のシリコン基板21上にドレイン領域，
ソース領域を形成する各n+型の拡散層21a,21b,21cが所
要の間隔を隔てて形成され、この拡散層21a,21b間に絶
縁層を介在させてMOSトランジスタQ2のゲート電極g
2が、また各拡散層21a,21b,21c夫々にコンタクトホール
5h,12hを通して接触させた金属配線層5e、12b,5fが形成
せしめられている。
そして金属配線層5fから金属配線層12b側に張り出し
た広幅部分下には寄生MOSトランジスタQ4のゲート電極
たる膜厚の大きい分離酸化膜22が、また金属配線層12b
と出力パッド５との間におけるシリコン基板21上にも同
様の分離配化膜23を夫々選択的に形成してある。
た広幅部分下には寄生MOSトランジスタQ4のゲート電極
たる膜厚の大きい分離酸化膜22が、また金属配線層12b
と出力パッド５との間におけるシリコン基板21上にも同
様の分離配化膜23を夫々選択的に形成してある。
なお具体的に図示しないがMOSトランジスタQ1とQ3と
の間の構造も実質的にこれと同じである。11h,12h及び5
hはいずれもコンタクトホール、24は絶縁膜である。
の間の構造も実質的にこれと同じである。11h,12h及び5
hはいずれもコンタクトホール、24は絶縁膜である。
このような実施例１にあってはMOSトランジスタQ1及
び寄生MOSトランジスタQ3のドレイン、即ち金属配線層1
1bは共用され、またMOSトランジスタQ2及び寄生MOSトラ
ンジスタQ4のソース、即ち金属配線層12bは共用された
構造となっている。いま出力パッド５に過大な正の静電
圧が印加された場合、MOSトランジスタQ1,Q2におけるパ
ンチスルー作用及び図示しない寄生トランジスタの作用
に寄生MOSトランジスタQ3,Q4それ自体の作用及びそのパ
ンチスルー作用が加わった状態となり、静電気によるサ
ージの大部分は吸収され、出力バッファ回路が保護され
ることとなる。また膜厚の大きい分離酸化膜22をゲート
とする寄生MOSトランジスタQ3,Q4を備えるからMOSトラ
ンジスタQ1,Q2とは独立して構成し得ることとなり、保
護回路のためにLDD構造、通常構造の各MOSトランジスタ
を作り分ける煩わしさが全くない。更に寄生MOSトラン
ジスタQ3のドレインd3と、MOSトランジスタQ1のドレイ
ンd1、並びに寄生MOSトランジスタQ4のソースs4と、MOS
トランジスタQ2のソースs2とはいずれも共用される構造
となっているからパターンレイアウトも簡略化出来る （実施例２） 第２図（ａ）は本発明の実施例２の回路図であり、寄
生MOSトランジスタQ5,Q6のうち寄生MOSトランジスタQ5
のゲートg5は電源Vccに接続され、また寄生トランジス
タQ6のゲートg6は接地電位としてある。
び寄生MOSトランジスタQ3のドレイン、即ち金属配線層1
1bは共用され、またMOSトランジスタQ2及び寄生MOSトラ
ンジスタQ4のソース、即ち金属配線層12bは共用された
構造となっている。いま出力パッド５に過大な正の静電
圧が印加された場合、MOSトランジスタQ1,Q2におけるパ
ンチスルー作用及び図示しない寄生トランジスタの作用
に寄生MOSトランジスタQ3,Q4それ自体の作用及びそのパ
ンチスルー作用が加わった状態となり、静電気によるサ
ージの大部分は吸収され、出力バッファ回路が保護され
ることとなる。また膜厚の大きい分離酸化膜22をゲート
とする寄生MOSトランジスタQ3,Q4を備えるからMOSトラ
ンジスタQ1,Q2とは独立して構成し得ることとなり、保
護回路のためにLDD構造、通常構造の各MOSトランジスタ
を作り分ける煩わしさが全くない。更に寄生MOSトラン
ジスタQ3のドレインd3と、MOSトランジスタQ1のドレイ
ンd1、並びに寄生MOSトランジスタQ4のソースs4と、MOS
トランジスタQ2のソースs2とはいずれも共用される構造
となっているからパターンレイアウトも簡略化出来る （実施例２） 第２図（ａ）は本発明の実施例２の回路図であり、寄
生MOSトランジスタQ5,Q6のうち寄生MOSトランジスタQ5
のゲートg5は電源Vccに接続され、また寄生トランジス
タQ6のゲートg6は接地電位としてある。
第２図（ｂ）は第２図（ａ）に対応する部分のパター
ンレイアウト図であり、出力パッド５に繋がるノードN3
から金属配線層5c,5fは他の金属配線層5b,5e度と同幅に
形成すると共に、これら金属配線層5c,5fと対向して位
置する主金属配線層11の金属配線層11b及び主金属配線
層12の金属配線層12bの幅寸法を広くし、その縁部を金
属配線層5c,5fの縁部近傍に迄延在形成してある。
ンレイアウト図であり、出力パッド５に繋がるノードN3
から金属配線層5c,5fは他の金属配線層5b,5e度と同幅に
形成すると共に、これら金属配線層5c,5fと対向して位
置する主金属配線層11の金属配線層11b及び主金属配線
層12の金属配線層12bの幅寸法を広くし、その縁部を金
属配線層5c,5fの縁部近傍に迄延在形成してある。
第２図（ｃ）は第２図（ｂ）のII−II線による拡大断
面図であり、金属配線層12bの広幅とした部分下に位置
してn+型領域21b,21c間に厚い分離酸化膜22がシリコン
基板21上に形成配置してある。
面図であり、金属配線層12bの広幅とした部分下に位置
してn+型領域21b,21c間に厚い分離酸化膜22がシリコン
基板21上に形成配置してある。
他の構成及び作用は第１図（ａ），（ｂ），（ｃ）に
示す実施例１の構成及び作用と実質的に同じであり、対
応する部分には同じ符号を付して説明を省略する。
示す実施例１の構成及び作用と実質的に同じであり、対
応する部分には同じ符号を付して説明を省略する。
（実施例３） 第３図（ａ）は本発明の実施例３のパターンレイアウ
ト図であり、第１図（ａ）〜（ｃ）に示す寄生MOSトラ
ンジスタQ3,Q4のゲート電極g3,g4をなくした構造と同じ
構造としてある。即ち主金属配線層11から延在させた金
属配線層11b、主金属配線層12から延在させた金属配線
層12b及びこれらと対向する金属配線層5c,5fのいずれも
他の金属配線層11a,12a,5b,5c,5e,5f等と同幅に形成し
てある。
ト図であり、第１図（ａ）〜（ｃ）に示す寄生MOSトラ
ンジスタQ3,Q4のゲート電極g3,g4をなくした構造と同じ
構造としてある。即ち主金属配線層11から延在させた金
属配線層11b、主金属配線層12から延在させた金属配線
層12b及びこれらと対向する金属配線層5c,5fのいずれも
他の金属配線層11a,12a,5b,5c,5e,5f等と同幅に形成し
てある。
第３図（ｂ）は第３図（ａ）のIII−III線による拡大
断面図であり、この結果金属配線層12bと5fとの間は間
隔が広くなっており、この間隔に相当するシリコン基板
21上に厚い分離酸化膜22が形成されている。そして分離
酸化膜22の上方は金属配線層12b,5fから延在する電極が
存在せず、従って21cは単なる拡散層（第２の拡散層）
として存在することとなる。
断面図であり、この結果金属配線層12bと5fとの間は間
隔が広くなっており、この間隔に相当するシリコン基板
21上に厚い分離酸化膜22が形成されている。そして分離
酸化膜22の上方は金属配線層12b,5fから延在する電極が
存在せず、従って21cは単なる拡散層（第２の拡散層）
として存在することとなる。
他の構成及び作用は第１図（ａ）〜（ｃ）に示す実施
例１の場合と実質的に同じであり対応する部分には同じ
番号を付して説明を省略する。
例１の場合と実質的に同じであり対応する部分には同じ
番号を付して説明を省略する。
（実施例４） 第４図（ａ）は本発明の実施例４の回路図であり、こ
の実施例４は実施例１におけるMOSトランジスタQ1のソ
ースs1及びMOSトランジスタQ2のドレインd2を夫々抵抗R
1,R2を介在させてノードN3に接続せしめてある。
の実施例４は実施例１におけるMOSトランジスタQ1のソ
ースs1及びMOSトランジスタQ2のドレインd2を夫々抵抗R
1,R2を介在させてノードN3に接続せしめてある。
第４図（ｂ）は、第４図（ａ）に対応する部分のパタ
ーンレイアウト図であり、出力パッド５に連なる金属配
線層5bと5cとの間、即ちMOSトランジスタQ1のソースと
ノードN3との間に抵抗R1が、また金属配線層5fと出力パ
ッド５との間、即ちノードN3とMOSトランジスタQ3のド
レインに抵抗R2が夫々介装せしめられている。
ーンレイアウト図であり、出力パッド５に連なる金属配
線層5bと5cとの間、即ちMOSトランジスタQ1のソースと
ノードN3との間に抵抗R1が、また金属配線層5fと出力パ
ッド５との間、即ちノードN3とMOSトランジスタQ3のド
レインに抵抗R2が夫々介装せしめられている。
他の構成及び作用は第１図（ａ）〜（ｃ）に示す実施
例１の場合と実質的に同じであり対応する部分には同じ
番号を付して説明を省略する。
例１の場合と実質的に同じであり対応する部分には同じ
番号を付して説明を省略する。
而してこのような実施例４にあっては抵抗R1は保護回
路用の抵抗としての使用に加えて、出力バッファ回路の
出力に生じるオーバーシュート防止用の抵抗として兼用
することが可能となる。一方抵抗R2は保護回路用の抵抗
としての使用に加えて、バッファ回路の出力に生じるア
ンダーシュート防止用の抵抗として兼用することが可能
となる。
路用の抵抗としての使用に加えて、出力バッファ回路の
出力に生じるオーバーシュート防止用の抵抗として兼用
することが可能となる。一方抵抗R2は保護回路用の抵抗
としての使用に加えて、バッファ回路の出力に生じるア
ンダーシュート防止用の抵抗として兼用することが可能
となる。
なお上述の実施例はいずれもｎチャネルのMOSトラン
ジスタについて説明したがｐチャネルのMOSトランジス
タからなるもの、或いはCMOS型のものにも適用し得るこ
とは勿論である。
ジスタについて説明したがｐチャネルのMOSトランジス
タからなるもの、或いはCMOS型のものにも適用し得るこ
とは勿論である。
また各実施例1,2,4では第1,2の寄生MOSトランジスタ
を、また実施例３では第1,第２の拡散層を夫々設ける構
成について説明したが、何らこれに限らず、夫々寄生MO
Sトランジスタ、拡散層は１つのみ設けてもよい。
を、また実施例３では第1,第２の拡散層を夫々設ける構
成について説明したが、何らこれに限らず、夫々寄生MO
Sトランジスタ、拡散層は１つのみ設けてもよい。
更に上述した各実施例１〜４では出力バッファ回路を
構成するMOSトランジスタQ1,Q2を備えた構成につき説明
したがMOSトランジスタQ1のみで構成される、所謂オー
プンドレイン型の構造にも適用し得ることは勿論であ
る。
構成するMOSトランジスタQ1,Q2を備えた構成につき説明
したがMOSトランジスタQ1のみで構成される、所謂オー
プンドレイン型の構造にも適用し得ることは勿論であ
る。
また上述の実施例１〜４の各MOSトランジスタはドレ
イン電界を緩和する、例えばLDD構造、二重拡散ドレイ
ン構造としてもよいことは勿論である。
イン電界を緩和する、例えばLDD構造、二重拡散ドレイ
ン構造としてもよいことは勿論である。
第１の発明にあっては、ソースが出力端子に接続さ
れ、ドレインが第１のMOSトランジスタのドレインとパ
ターンレイアウト的に共用して設けられている第１の寄
生MOSトランジスタを出力バッファ回路に設けること
で、MOSトランジスタをドレイン電界を緩和するための
構造としても静電気による破壊防止効果が格段に優れ、
しかもレイアウト上のスペースの縮小も可能となる。
れ、ドレインが第１のMOSトランジスタのドレインとパ
ターンレイアウト的に共用して設けられている第１の寄
生MOSトランジスタを出力バッファ回路に設けること
で、MOSトランジスタをドレイン電界を緩和するための
構造としても静電気による破壊防止効果が格段に優れ、
しかもレイアウト上のスペースの縮小も可能となる。
なお、第２の発明にあっても同様の効果が得られる。
第１図（ａ）は実施例１の回路図、第１図（ｂ）は第１
図（ａ）に対応する部分のパターンレイアウト図、第１
図（ｃ）は第１図（ｂ）のＩ−Ｉ線による拡大断面図、
第２図（ａ）は実施例２の回路図、第２図（ｂ）は第２
図（ａ）に対応する部分のパターンレイアウト図、第２
図（ｃ）は第２図（ｂ）のII−II線による拡大断面図、
第３図（ａ）は実施例３のパターンレイアウト図、第３
図（ｂ）は第３図（ａ）のIII−III線による拡大断面
図、第４図（ａ）は本発明の実施例４の回路図、第４図
（ｂ）は第４図（ａ）に対応する部分のパターンレイア
ウト図、第５図（ａ）は従来の一般的なバッファ回路の
回路図、第５図（ｂ）は第５図（ａ）に対応する部分の
パターンレイアウト図、第５図（ｃ）は第５図（ｂ）の
Ｖ−Ｖ線による拡大断面図、第６図（ａ）は他の従来装
置の回路図、第６図（ｂ）は第６図（ａ）に対応する部
分のパターンレイアウト図、第６図（ｃ）は第６図
（ｂ）のVI−VI線による拡大断面図、第７図は更に他の
従来装置の部分拡大断面図である。 Q1,Q2……MOSトランジスタ、Q3,Q4〜Q6……寄生トラン
ジスタ、g1〜g6……ゲート、s1〜s6……ソース、d1〜d6
……ドレイン、５……出力パッド、5a〜5f……金属電線
パッド、10……内部回路、11,12……主金属配線層、11
a,11b,12a,12b……金属配線層 なお、図中、同一符号は同一、又は相当部分を示す。
図（ａ）に対応する部分のパターンレイアウト図、第１
図（ｃ）は第１図（ｂ）のＩ−Ｉ線による拡大断面図、
第２図（ａ）は実施例２の回路図、第２図（ｂ）は第２
図（ａ）に対応する部分のパターンレイアウト図、第２
図（ｃ）は第２図（ｂ）のII−II線による拡大断面図、
第３図（ａ）は実施例３のパターンレイアウト図、第３
図（ｂ）は第３図（ａ）のIII−III線による拡大断面
図、第４図（ａ）は本発明の実施例４の回路図、第４図
（ｂ）は第４図（ａ）に対応する部分のパターンレイア
ウト図、第５図（ａ）は従来の一般的なバッファ回路の
回路図、第５図（ｂ）は第５図（ａ）に対応する部分の
パターンレイアウト図、第５図（ｃ）は第５図（ｂ）の
Ｖ−Ｖ線による拡大断面図、第６図（ａ）は他の従来装
置の回路図、第６図（ｂ）は第６図（ａ）に対応する部
分のパターンレイアウト図、第６図（ｃ）は第６図
（ｂ）のVI−VI線による拡大断面図、第７図は更に他の
従来装置の部分拡大断面図である。 Q1,Q2……MOSトランジスタ、Q3,Q4〜Q6……寄生トラン
ジスタ、g1〜g6……ゲート、s1〜s6……ソース、d1〜d6
……ドレイン、５……出力パッド、5a〜5f……金属電線
パッド、10……内部回路、11,12……主金属配線層、11
a,11b,12a,12b……金属配線層 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (3)
- 【請求項１】ドレイン電界を緩和するための構造からな
るMOSトランジスタを用いた出力バッファ回路を有する
半導体集積回路において、 前記出力バッファ回路は、ゲートが第１の制御信号を受
け、ドレインが電源端子に、ソースが出力端子に接続さ
れる第１のMOSトランジスタと、ゲートが第２の制御信
号を受け、ドレインが前記出力端子に、ソースが接地端
子に接続される第２のMOSトランジスタと、第１の寄生M
OSトランジスタとを備え、該第１の寄生MOSトランジス
タのソースは前記出力端子に接続され、そのドレインは
前記第１のMOSトランジスタのドレインとパターンレイ
アウト的に共用して設けられることを特徴とする半導体
集積回路。 - 【請求項２】出力バッファ回路は、さらに第２の寄生MO
Sトランジスタを備え、該第２の寄生MOSトランジスタの
ドレインは出力端子に接続され、そのソースは第２のMO
Sトランジスタのソースとパターンレイアウト的に共用
して設けられることを特徴とする請求項１記載の半導体
集積回路。 - 【請求項３】ドレイン電界を緩和するための構造からな
るMOSトランジスタを用いた出力バッファ回路を有する
半導体集積回路において、 前記出力バッファ回路は、ゲートが第１の制御信号を受
け、ドレインが電源端子に、ソースが出力端子に接続さ
れる第１のMOSトランジスタと、ゲートが第２の制御信
号を受け、ドレインが前記出力端子に、ソースが接地端
子に接続される第２のMOSトランジスタと、第２の寄生M
OSトランジスタとを備え、該第２の寄生MOSトランジス
タのドレインは前記出力端子に接続され、そのソースは
前記第２のMOSトランジスタのソースとパターンレイア
ウト的に共用して設けられることを特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63136309A JP2538312B2 (ja) | 1988-06-02 | 1988-06-02 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63136309A JP2538312B2 (ja) | 1988-06-02 | 1988-06-02 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01304778A JPH01304778A (ja) | 1989-12-08 |
| JP2538312B2 true JP2538312B2 (ja) | 1996-09-25 |
Family
ID=15172184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63136309A Expired - Fee Related JP2538312B2 (ja) | 1988-06-02 | 1988-06-02 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2538312B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04116969A (ja) * | 1990-09-07 | 1992-04-17 | Nec Corp | 半導体装置 |
| JPH0817936A (ja) * | 1994-06-27 | 1996-01-19 | Nec Corp | 半導体装置 |
| KR0145476B1 (ko) * | 1995-04-06 | 1998-08-17 | 김광호 | 칩면적을 줄일 수 있는 패드구조를 가지는 반도체 메모리 장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57136369A (en) * | 1981-02-17 | 1982-08-23 | Fujitsu Ltd | Protective circuit element |
| US4692781B2 (en) * | 1984-06-06 | 1998-01-20 | Texas Instruments Inc | Semiconductor device with electrostatic discharge protection |
| JPS61137358A (ja) * | 1984-12-10 | 1986-06-25 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| JPH0671199B2 (ja) * | 1985-09-30 | 1994-09-07 | 株式会社東芝 | 半導体装置 |
| JPS63102366A (ja) * | 1986-10-20 | 1988-05-07 | Toshiba Corp | 半導体装置 |
-
1988
- 1988-06-02 JP JP63136309A patent/JP2538312B2/ja not_active Expired - Fee Related
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|---|---|
| JPH01304778A (ja) | 1989-12-08 |
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