JPH0518468B2 - - Google Patents
Info
- Publication number
- JPH0518468B2 JPH0518468B2 JP60202349A JP20234985A JPH0518468B2 JP H0518468 B2 JPH0518468 B2 JP H0518468B2 JP 60202349 A JP60202349 A JP 60202349A JP 20234985 A JP20234985 A JP 20234985A JP H0518468 B2 JPH0518468 B2 JP H0518468B2
- Authority
- JP
- Japan
- Prior art keywords
- polysilicon resistor
- mis transistor
- type
- input
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 59
- 229920005591 polysilicon Polymers 0.000 claims description 59
- 239000000758 substrate Substances 0.000 claims description 27
- 230000001681 protective effect Effects 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 8
- 230000015556 catabolic process Effects 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明はMISトランジスタの入力保護回路、特
に一導電型で高不純物濃度の半導体基板上に一導
電型で低不純物濃度のエピタキシヤル層を設けた
基板内に形成されるMISトランジスタの入力保護
回路に関する。
に一導電型で高不純物濃度の半導体基板上に一導
電型で低不純物濃度のエピタキシヤル層を設けた
基板内に形成されるMISトランジスタの入力保護
回路に関する。
(ロ) 従来の技術
従来の入力保護回路としては第６図に示すポリ
シリコン抵抗を用いるものが例えば特開昭59−
169167号公報等で知られている。
シリコン抵抗を用いるものが例えば特開昭59−
169167号公報等で知られている。
第６図に於いて、２１はAlにより形成された
入力パツド、２２は半導体基板の絶縁膜上に形成
されたN+型ポリシリコン層より成るポリシリコ
ン抵抗体、２３は保護用MISトランジスタ、２４
は保護されるMISトランジスタである。保護用
MISトランジスタ２３はP+型拡散層より成るソ
ースドレイン領域２５，２６を有し、チヤンネル
領域上のゲート酸化膜上にはゲート電極２７を有
し、ドレイン領域２６はポリシリコン抵抗体２２
とAl配線層２８で接続され、ゲート電極２７と
ソース領域２５はAl配線層２８で接地されてい
る。また保護されるMISトランジスタ２４はP+
型拡散層より成るソースドレイン領域２９，３０
とN+型ポリシリコン層より成るゲート電極３１
で形成されている。
入力パツド、２２は半導体基板の絶縁膜上に形成
されたN+型ポリシリコン層より成るポリシリコ
ン抵抗体、２３は保護用MISトランジスタ、２４
は保護されるMISトランジスタである。保護用
MISトランジスタ２３はP+型拡散層より成るソ
ースドレイン領域２５，２６を有し、チヤンネル
領域上のゲート酸化膜上にはゲート電極２７を有
し、ドレイン領域２６はポリシリコン抵抗体２２
とAl配線層２８で接続され、ゲート電極２７と
ソース領域２５はAl配線層２８で接地されてい
る。また保護されるMISトランジスタ２４はP+
型拡散層より成るソースドレイン領域２９，３０
とN+型ポリシリコン層より成るゲート電極３１
で形成されている。
斯る構成をパターン的に見ると第７図に示す如
く、入力バツド２１はポリシリコン抵抗体２２の
一端に接続され、他端は保護されるMISトランジ
スタ２４のゲート電極３１に接続されている。ま
た保護用MISトランジスタ２３はポリシリコン抵
抗体２２の終端とアース間に接続され、そのゲー
ト電極２７は接地されて約20V程度のソースドレ
イン間のブレーク電圧を得ている。従つて入力パ
ツド２１から印加される入力サージ電圧はポリシ
リコン抵抗体２２でなめされた後保護用MISトラ
ンジスタ２３からグランドに抜いて保護される
MISトランジスタ２４のゲート電極の保護を行つ
ている。
く、入力バツド２１はポリシリコン抵抗体２２の
一端に接続され、他端は保護されるMISトランジ
スタ２４のゲート電極３１に接続されている。ま
た保護用MISトランジスタ２３はポリシリコン抵
抗体２２の終端とアース間に接続され、そのゲー
ト電極２７は接地されて約20V程度のソースドレ
イン間のブレーク電圧を得ている。従つて入力パ
ツド２１から印加される入力サージ電圧はポリシ
リコン抵抗体２２でなめされた後保護用MISトラ
ンジスタ２３からグランドに抜いて保護される
MISトランジスタ２４のゲート電極の保護を行つ
ている。
(ハ) 発明が解決しようとする問題点
しかしながら斯る従来の入力保護回路では、
P+型半導体基板上にP-型のエピタキシヤル層を
設けたエピタキシヤル型の基板に組み込んだMIS
トランジスタの入力保護回路として用いるとMIS
トランジスタのゲート酸化膜が絶縁破壊されるよ
りはるかに低い入力サージ電圧で保護用MISトラ
ンジスタ２３のドレイン領域２６が永久破壊され
る欠点があつた。この原因は従来の入力保護回路
では保護用MISトランジスタ２３のドレイン領域
２６で形成されるダイオードに直列に半導体基板
の持つ基板抵抗が接続されていたのが、エピタキ
シヤル型の基板では基板抵抗が極めて小さくなる
ためである。
P+型半導体基板上にP-型のエピタキシヤル層を
設けたエピタキシヤル型の基板に組み込んだMIS
トランジスタの入力保護回路として用いるとMIS
トランジスタのゲート酸化膜が絶縁破壊されるよ
りはるかに低い入力サージ電圧で保護用MISトラ
ンジスタ２３のドレイン領域２６が永久破壊され
る欠点があつた。この原因は従来の入力保護回路
では保護用MISトランジスタ２３のドレイン領域
２６で形成されるダイオードに直列に半導体基板
の持つ基板抵抗が接続されていたのが、エピタキ
シヤル型の基板では基板抵抗が極めて小さくなる
ためである。
(ニ) 問題点を解決するための手段
本発明は斯上した欠点に鑑みてなされ、入力パ
ツド４と保護されるMISトランジスタ７間に接続
された第１のポリシリコン抵抗体６から分枝して
第２のポリシリコン抵抗体９を設け、第２のポリ
シリコン抵抗体９を介して保護用MISトランジス
タ８を接続し、従来の欠点を大巾に改善した入力
保護回路を実現するものである。
ツド４と保護されるMISトランジスタ７間に接続
された第１のポリシリコン抵抗体６から分枝して
第２のポリシリコン抵抗体９を設け、第２のポリ
シリコン抵抗体９を介して保護用MISトランジス
タ８を接続し、従来の欠点を大巾に改善した入力
保護回路を実現するものである。
(ホ) 作用
本発明に依れば、第２のポリシリコン抵抗体９
により保護用MISトランジスタ８のドレイン領域
１４で形成されるPN接合に流入する電流が規制
されるので、エピタキシヤル型の基板を用いても
PN接合が永久破壊されるおそれはない。
により保護用MISトランジスタ８のドレイン領域
１４で形成されるPN接合に流入する電流が規制
されるので、エピタキシヤル型の基板を用いても
PN接合が永久破壊されるおそれはない。
(ヘ) 実施例
本発明に依る入力保護回路を第１図乃至第５図
を参照して詳述する。
を参照して詳述する。
第１図は本発明に依る第一の実施例の入力保護
回路の上面図を示し、１はP+型の半導体基板２
上にP-型のエピタキシヤル層３を設けた基板、
４は基板１の絶縁膜５上にAlにより形成された
入力パツド、６は基板１のフイールド絶縁膜５上
に形成されたN+型ポリシリコン層より成る第１
のポリシリコン抵抗体、７は保護されるMISトラ
ンジスタ、８は保護用MISトランジスタ、９はフ
イールド絶縁膜５上に形成されたN+型ポリシリ
コン層より成る第２のポリシリコン抵抗体であ
る。保護されるMISトランジスタ７はN+型拡散
層より成るソースドレイン領域１０，１１が離間
して設けられ、チヤンネル領域上のゲート酸化膜
上にはN+型ポリシリコン層より成るゲート電極
１２が設けられ、このゲート電極１２は第１のポ
リシリコン抵抗体６とN+型ポリシリコン層で一
体に形成されている。また保護用MISトランジス
タ８はN+型拡散層より成るソースドレイン領域
１３，１４が離間して設けられ、チヤンネル領域
上のフイールド酸化膜上にはN+型ポリシリコン
層より成るゲート電極１５が設けられ、ドレイン
領域１４はAl配線層１６で第２のポリシリコン
抵抗体９の終端と接続され、ゲート電極１５は電
源Vccに接続され、ソース領域１３はAl配線層１
６でアースに接続されている。
回路の上面図を示し、１はP+型の半導体基板２
上にP-型のエピタキシヤル層３を設けた基板、
４は基板１の絶縁膜５上にAlにより形成された
入力パツド、６は基板１のフイールド絶縁膜５上
に形成されたN+型ポリシリコン層より成る第１
のポリシリコン抵抗体、７は保護されるMISトラ
ンジスタ、８は保護用MISトランジスタ、９はフ
イールド絶縁膜５上に形成されたN+型ポリシリ
コン層より成る第２のポリシリコン抵抗体であ
る。保護されるMISトランジスタ７はN+型拡散
層より成るソースドレイン領域１０，１１が離間
して設けられ、チヤンネル領域上のゲート酸化膜
上にはN+型ポリシリコン層より成るゲート電極
１２が設けられ、このゲート電極１２は第１のポ
リシリコン抵抗体６とN+型ポリシリコン層で一
体に形成されている。また保護用MISトランジス
タ８はN+型拡散層より成るソースドレイン領域
１３，１４が離間して設けられ、チヤンネル領域
上のフイールド酸化膜上にはN+型ポリシリコン
層より成るゲート電極１５が設けられ、ドレイン
領域１４はAl配線層１６で第２のポリシリコン
抵抗体９の終端と接続され、ゲート電極１５は電
源Vccに接続され、ソース領域１３はAl配線層１
６でアースに接続されている。
本発明の特徴は第２のポリシリコン抵抗体９を
設けた点にある。第２のポリシリコン抵抗体９は
第１のポリシリコン抵抗体６と一体に形成され、
第１のポリシリコン抵抗体６の終端付近より分枝
している。第２のポリシリコン抵抗体９の終端は
第２図に示す如く、Al配線層１６でドレイン領
域１４と接続されている。なお基板１は0.01〜
0.02ΩcmのP++型の半導体基板２と８〜20Ωcmの
P-型のエピタキシヤル層３とで構成され、第１
のポリシリコン抵抗体６は略1KΩに設定し、第
２のポリシリコン抵抗体９は第１のポリシリコン
抵抗体６の入力パツド４側から800Ωのところで
分枝して略500Ωに設定している。
設けた点にある。第２のポリシリコン抵抗体９は
第１のポリシリコン抵抗体６と一体に形成され、
第１のポリシリコン抵抗体６の終端付近より分枝
している。第２のポリシリコン抵抗体９の終端は
第２図に示す如く、Al配線層１６でドレイン領
域１４と接続されている。なお基板１は0.01〜
0.02ΩcmのP++型の半導体基板２と８〜20Ωcmの
P-型のエピタキシヤル層３とで構成され、第１
のポリシリコン抵抗体６は略1KΩに設定し、第
２のポリシリコン抵抗体９は第１のポリシリコン
抵抗体６の入力パツド４側から800Ωのところで
分枝して略500Ωに設定している。
斯上したエピタキシヤル型の基板では特公昭58
−19137号公報に示される様に相補型MISトラン
ジスタを組み込む場合に基板の寄生抵抗を除去で
きる極めて有効なラツチアツプ対策を実現でき
る。
−19137号公報に示される様に相補型MISトラン
ジスタを組み込む場合に基板の寄生抵抗を除去で
きる極めて有効なラツチアツプ対策を実現でき
る。
パターン的に見ると、入力パツド４は第１のポ
リシリコン抵抗体６の一端にコンタクトを介して
接続されており、他端は保護されるMISトランジ
スタ７のゲート電極１２に直結されている。第１
のポリシリコンの抵抗体６の終端付近からは第２
のポリシリコン抵抗体９が分枝しており、第２の
ポリシリコン抵抗体９の終端はAl配線層１６を
介して保護用MISトランジスタ８のドレイン領域
１４と接続されている。保護用MISトランジスタ
８はゲート酸化膜をフイールド絶縁膜を用いた寄
生MOS構造を採用している。
リシリコン抵抗体６の一端にコンタクトを介して
接続されており、他端は保護されるMISトランジ
スタ７のゲート電極１２に直結されている。第１
のポリシリコンの抵抗体６の終端付近からは第２
のポリシリコン抵抗体９が分枝しており、第２の
ポリシリコン抵抗体９の終端はAl配線層１６を
介して保護用MISトランジスタ８のドレイン領域
１４と接続されている。保護用MISトランジスタ
８はゲート酸化膜をフイールド絶縁膜を用いた寄
生MOS構造を採用している。
第３図は第１図に示す本発明の一実施例の等価
回路図であり、入力パツド４に第１のポリシリコ
ン抵抗体６の一端を接続し、他端は保護される
MISトランジスタ７のゲート電極１２に接続され
ている。また第１のポリシリコン抵抗体６の終端
付近は第２のポリシリコン抵抗体９を介して保護
用MISトランジスタ８のドレインに接続されてい
る。第２のポリシリコン抵抗体９は保護用MISト
ランジスタ８のドレイン領域１４に流入するラツ
シユカレントを規制している。
回路図であり、入力パツド４に第１のポリシリコ
ン抵抗体６の一端を接続し、他端は保護される
MISトランジスタ７のゲート電極１２に接続され
ている。また第１のポリシリコン抵抗体６の終端
付近は第２のポリシリコン抵抗体９を介して保護
用MISトランジスタ８のドレインに接続されてい
る。第２のポリシリコン抵抗体９は保護用MISト
ランジスタ８のドレイン領域１４に流入するラツ
シユカレントを規制している。
次に本発明に依る入力保護回路の動作について
説明する。保護用MISトランジスタ８は巾100μ
ｍ長さ5μｍのチヤンネル領域を有する寄生MOS
構造を有し、ソースドレイン間のブレークダウン
電圧BVDSを約20Vに設定している。従つて入力
パツド４に印加される入力サージ電圧が第１のポ
リシリコン抵抗体６の終端で約30V以下になる様
に設計され、保護されるMISトランジスタ７の保
護ゲート耐圧を約40V以下になる様に設計してい
る。このため入力サージ電圧は第１のポリシリコ
ン抵抗体６でそのピーク電圧をなめされた後第２
のポリシリコン抵抗体９を介して保護用MISトラ
ンジスタ８で基板へ入力サージ電圧は抜かれて
MISトランジスタ７のゲート電極には20V以上の
入力サージ電圧は印加されない。また第２のポリ
シリコン抵抗体９により保護用MISトランジスタ
８のドレイン領域１４へのラツシユカレントを規
制され、ドレイン領域１４のPN接合は永久破壊
されない。
説明する。保護用MISトランジスタ８は巾100μ
ｍ長さ5μｍのチヤンネル領域を有する寄生MOS
構造を有し、ソースドレイン間のブレークダウン
電圧BVDSを約20Vに設定している。従つて入力
パツド４に印加される入力サージ電圧が第１のポ
リシリコン抵抗体６の終端で約30V以下になる様
に設計され、保護されるMISトランジスタ７の保
護ゲート耐圧を約40V以下になる様に設計してい
る。このため入力サージ電圧は第１のポリシリコ
ン抵抗体６でそのピーク電圧をなめされた後第２
のポリシリコン抵抗体９を介して保護用MISトラ
ンジスタ８で基板へ入力サージ電圧は抜かれて
MISトランジスタ７のゲート電極には20V以上の
入力サージ電圧は印加されない。また第２のポリ
シリコン抵抗体９により保護用MISトランジスタ
８のドレイン領域１４へのラツシユカレントを規
制され、ドレイン領域１４のPN接合は永久破壊
されない。
本発明の第２の実施例の入力保護回路を第４図
および第５図を参照して詳述する。なお第１図と
同じ構成には同一図番を用いた。
および第５図を参照して詳述する。なお第１図と
同じ構成には同一図番を用いた。
第４図はその上面図を示し、１はエピタキシヤ
ル型の基板、４は基板１の絶縁膜５上にAlによ
り形成された入力パツド、６は基板１のフイール
ド絶縁膜５上に形成されたN+型ポリシリコン層
より成る第１のポリシリコン抵抗体、７は保護さ
れるMISトランジスタ、１７は保護用MISトラン
ジスタ、９はフイールド絶縁膜５上に形成された
N+型ポリシリコン層より成る第２のポリシリコ
ン抵抗体である。本実施例では保護用MISトラン
ジスタ１７をN+型拡散層より成るソースドレイ
ン領域１８，１９とチヤンネル領域上の薄いゲー
ト酸化膜上に設けたN+型ポリシリコン層より成
るゲート電極２０で構成し、ゲート電極２０およ
びソース領域１８をAl配線層１６でアースに接
続している点に特徴がある。本実施例の保護用
MISトランジスタ１７もソースドレイン間のブレ
ークダウン電圧BVDSは約20Vに設定され、動作
態様は前述した第一の実施例と全く同じである。
ル型の基板、４は基板１の絶縁膜５上にAlによ
り形成された入力パツド、６は基板１のフイール
ド絶縁膜５上に形成されたN+型ポリシリコン層
より成る第１のポリシリコン抵抗体、７は保護さ
れるMISトランジスタ、１７は保護用MISトラン
ジスタ、９はフイールド絶縁膜５上に形成された
N+型ポリシリコン層より成る第２のポリシリコ
ン抵抗体である。本実施例では保護用MISトラン
ジスタ１７をN+型拡散層より成るソースドレイ
ン領域１８，１９とチヤンネル領域上の薄いゲー
ト酸化膜上に設けたN+型ポリシリコン層より成
るゲート電極２０で構成し、ゲート電極２０およ
びソース領域１８をAl配線層１６でアースに接
続している点に特徴がある。本実施例の保護用
MISトランジスタ１７もソースドレイン間のブレ
ークダウン電圧BVDSは約20Vに設定され、動作
態様は前述した第一の実施例と全く同じである。
(ト) 発明の効果
本発明に依れば、P+型半導体基板上にP-型エ
ピタキシヤル層を設けたエピタキシヤル型基板に
も有効に動作できる入力保護回路を実現できる利
点を有する。
ピタキシヤル層を設けたエピタキシヤル型基板に
も有効に動作できる入力保護回路を実現できる利
点を有する。
また本発明では第２のポリシリコン抵抗体９を
第１のポリシリコン抵抗体６より分枝するのみで
達成でき、ラツチアツプ対策に有効なエピタキシ
ヤル型基板にも有効に動作できる入力保護回路を
実現できる利点を有する。
第１のポリシリコン抵抗体６より分枝するのみで
達成でき、ラツチアツプ対策に有効なエピタキシ
ヤル型基板にも有効に動作できる入力保護回路を
実現できる利点を有する。
更に本発面では第１のポリシリコン抵抗体６、
第２のポリシリコン抵抗体９および保護される
MISトランジスタ７のゲート電極１２をN+型ポ
リシリコン層で一体的に形成でき、極めて小型の
入力保護回路を実現できる利点を有する。
第２のポリシリコン抵抗体９および保護される
MISトランジスタ７のゲート電極１２をN+型ポ
リシリコン層で一体的に形成でき、極めて小型の
入力保護回路を実現できる利点を有する。
第１図は本発明の第１の実施例に依る入力保護
回路を説明する上面図、第２図は第１図の−
線断面図、第３図は本発明の第１の実施例の等価
回路図、第４図は本発明の第２の実施例に依る入
力保護回路を説明する上面図、第５図は本発明の
第２の実施例の等価回路図、第６図は従来の入力
保護回路を説明する上面図、第７図は従来の入力
保護回路の等価回路図である。 主な図番の説明、１はエピタキシヤル型の基
板、４は入力パツド、６は第１のポリシリコン抵
抗体、７は保護されるMISトランジスタ、８は保
護用MISトランジスタ、９は第２のポリシリコン
抵抗体である。
回路を説明する上面図、第２図は第１図の−
線断面図、第３図は本発明の第１の実施例の等価
回路図、第４図は本発明の第２の実施例に依る入
力保護回路を説明する上面図、第５図は本発明の
第２の実施例の等価回路図、第６図は従来の入力
保護回路を説明する上面図、第７図は従来の入力
保護回路の等価回路図である。 主な図番の説明、１はエピタキシヤル型の基
板、４は入力パツド、６は第１のポリシリコン抵
抗体、７は保護されるMISトランジスタ、８は保
護用MISトランジスタ、９は第２のポリシリコン
抵抗体である。
Claims (1)
- 【特許請求の範囲】 １ 一導電型で高不純物濃度の半導体基板と該基
板上に設けられた一導電型で低不純物濃度のエピ
タキシヤル層と、 該エピタキシヤル層上の絶縁層上に設けた入力
パツドと、 該入力パツドに一端を接続され、他端を保護さ
れるMISトランジスタのゲート電極に接続された
第１のポリシリコン抵抗体と、 前記エピタキシヤル層表面に設けた所定のソー
スドレイン間ブレークダウン電圧を有する保護用
MISトランジスタと、 前記第１のポリシリコン抵抗体の終端付近より
分岐され、その分岐された終端を前記保護用MIS
トランジスタのドレイン領域に接続されラツシユ
カレントの流入を規制する第２のポリシリコン抵
抗体とを具備することを特徴とする入力保護回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60202349A JPS6262561A (ja) | 1985-09-12 | 1985-09-12 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60202349A JPS6262561A (ja) | 1985-09-12 | 1985-09-12 | 入力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6262561A JPS6262561A (ja) | 1987-03-19 |
| JPH0518468B2 true JPH0518468B2 (ja) | 1993-03-12 |
Family
ID=16456058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60202349A Granted JPS6262561A (ja) | 1985-09-12 | 1985-09-12 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6262561A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4989057A (en) * | 1988-05-26 | 1991-01-29 | Texas Instruments Incorporated | ESD protection for SOI circuits |
| US9650215B2 (en) | 2013-05-17 | 2017-05-16 | Intelligrated Headquarters Llc | Robotic carton unloader |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56108267A (en) * | 1980-01-31 | 1981-08-27 | Nec Corp | Insulated-gate field-effect semiconductor device |
| JPS60167467A (ja) * | 1984-02-10 | 1985-08-30 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
-
1985
- 1985-09-12 JP JP60202349A patent/JPS6262561A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56108267A (en) * | 1980-01-31 | 1981-08-27 | Nec Corp | Insulated-gate field-effect semiconductor device |
| JPS60167467A (ja) * | 1984-02-10 | 1985-08-30 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6262561A (ja) | 1987-03-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0164908B1 (ko) | 보호 트랜지스터를 가진 반도체 장치 | |
| US6399990B1 (en) | Isolated well ESD device | |
| US4987465A (en) | Electro-static discharge protection device for CMOS integrated circuit inputs | |
| US4509067A (en) | Semiconductor integrated circuit devices with protective means against overvoltages | |
| US6552597B1 (en) | Integrated circuit with closely coupled high voltage output and offline transistor pair | |
| US4893157A (en) | Semiconductor device | |
| US10497697B2 (en) | Low capacitance transient voltage suppressor | |
| US6876041B2 (en) | ESD protection component | |
| US20050133839A1 (en) | Semiconductor device | |
| JPH0729972A (ja) | 半導体装置 | |
| US5903032A (en) | Power device integration for built-in ESD robustness | |
| KR980012401A (ko) | 반도체 장치 | |
| KR19980064705A (ko) | 반도체 장치 | |
| JP2954854B2 (ja) | 集積回路チップ | |
| KR100335527B1 (ko) | 정전보호회로로서형성되는반도체소자 | |
| US5604369A (en) | ESD protection device for high voltage CMOS applications | |
| US4990984A (en) | Semiconductor device having protective element | |
| JP3559075B2 (ja) | Ｃｍｏｓ技術の集積電子回路用の極性反転保護装置 | |
| KR20010029988A (ko) | 반도체 장치 | |
| US4922316A (en) | Infant protection device | |
| JPH0518468B2 (ja) | ||
| JP2611639B2 (ja) | 半導体装置 | |
| JPH0518467B2 (ja) | ||
| EP0083699A2 (en) | Protective circuit for semiconductor devices | |
| JP2555890B2 (ja) | 半導体集積回路の入力保護装置 |