JPS6262561A - 入力保護回路 - Google Patents
入力保護回路Info
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- JPS6262561A JPS6262561A JP60202349A JP20234985A JPS6262561A JP S6262561 A JPS6262561 A JP S6262561A JP 60202349 A JP60202349 A JP 60202349A JP 20234985 A JP20234985 A JP 20234985A JP S6262561 A JPS6262561 A JP S6262561A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はＭ工Ｓトランジスタの入力保護回路、特に一導
電型で高不純物濃度の半導体基板上に一導電型で低不純
物濃度のエピタキシャル層を設げた基板内に形成される
ＭＩＳ）ランジスタの入力保護回路に関する。
電型で高不純物濃度の半導体基板上に一導電型で低不純
物濃度のエピタキシャル層を設げた基板内に形成される
ＭＩＳ）ランジスタの入力保護回路に関する。
（ロ）従来の技術
従来の入力保護回路としては第６図に示すポリシリコン
抵抗を用いるものが例えば特開昭５９−１６９１６７号
公報等で知られている。
抵抗を用いるものが例えば特開昭５９−１６９１６７号
公報等で知られている。
第６図に於いて、（２１）はＡｌにより形成された入力
パッド、■は半導体基板の絶縁膜上に形成されたＮ＋型
ポリシリコン層より成るポリシリコン抵抗体、（２国は
保護用ＭＩＳ）ランジスタ、（財）は保護されるＭＩＳ
）ランジスタである。保護用ＭＩＳトランジスタのはＰ
＋型拡散層より成るソースドレイン領域（ロ）艶を有し
、チャンネル領域上のゲート酸化膜上にはゲート電極−
を有し、ドレイン領域（２６）はポリシリコン抵抗体（
２７ＪとＡｌ配線層酩で接続され、ゲート電極（資）と
ソース領域（ハ）はＡｌ配線層■で接地されている。ま
た保護されるＭ工Ｓトランジスタ（２４）はＰ＋凰拡散
層より成るソースドレイン領域＠（至）とＮ＋型ポリシ
リコン層より成るゲート電極Ｇυで形成されている。
パッド、■は半導体基板の絶縁膜上に形成されたＮ＋型
ポリシリコン層より成るポリシリコン抵抗体、（２国は
保護用ＭＩＳ）ランジスタ、（財）は保護されるＭＩＳ
）ランジスタである。保護用ＭＩＳトランジスタのはＰ
＋型拡散層より成るソースドレイン領域（ロ）艶を有し
、チャンネル領域上のゲート酸化膜上にはゲート電極−
を有し、ドレイン領域（２６）はポリシリコン抵抗体（
２７ＪとＡｌ配線層酩で接続され、ゲート電極（資）と
ソース領域（ハ）はＡｌ配線層■で接地されている。ま
た保護されるＭ工Ｓトランジスタ（２４）はＰ＋凰拡散
層より成るソースドレイン領域＠（至）とＮ＋型ポリシ
リコン層より成るゲート電極Ｇυで形成されている。
斯る構成をパターン的に見ると第７図に示す如く、入力
バッドシ】）はポリシリコン抵抗体（２ｚの一端に接続
され、他端は保護されるＭＩＳ）ランジスタ（２４）の
ゲート電極Ｇυに接続されている。また保護用ＭＩＳ）
ランジスタ＠はポリシリコン抵抗体■の終端とアース間
に接続され、そのゲート電極（８）は接地されて約２０
Ｖ程度のソースドレイン間のブレーク電圧を得ている。
バッドシ】）はポリシリコン抵抗体（２ｚの一端に接続
され、他端は保護されるＭＩＳ）ランジスタ（２４）の
ゲート電極Ｇυに接続されている。また保護用ＭＩＳ）
ランジスタ＠はポリシリコン抵抗体■の終端とアース間
に接続され、そのゲート電極（８）は接地されて約２０
Ｖ程度のソースドレイン間のブレーク電圧を得ている。
従って入力パッドＧｌ）から印加される入力サージ電圧
はポリシリコン抵抗体（２ｚでなめされた後保護用ＭＩ
Ｓトランジスタ（ハ）からグランドに抜いて保護される
ＭＩＳトランジスタｔ２４１のゲート電極の保護を行っ
ている。
はポリシリコン抵抗体（２ｚでなめされた後保護用ＭＩ
Ｓトランジスタ（ハ）からグランドに抜いて保護される
ＭＩＳトランジスタｔ２４１のゲート電極の保護を行っ
ている。
←→ 発明が解決しようとする問題点
しかしながら斯る従来の入力保護回路では、Ｐ＋型半導
体基板上にＰ−型のエピタキシャル層を設げたエピタキ
シャル型の基板に組み込んだＭＩＳトランジスタの入力
保護回路として用いろとＭＩＳトランジスタのゲート酸
化膜が絶縁破壊されるよりはるかに低い入力サージ電圧
で保護用ＭＩＳトランジスタ（ハ）のドレイン領域（イ
）が永久破壊される欠点があった。この原因は従来の入
力保護回路では保護用ＭＩＳ）ランジスタ囚のドレイン
領域（イ）で形成されるダイオードに直列に半導体基板
の持つ基板抵抗が接続されていたのが、エピタキシャル
型の基板では基板抵抗が極めて小さくなるためである。
体基板上にＰ−型のエピタキシャル層を設げたエピタキ
シャル型の基板に組み込んだＭＩＳトランジスタの入力
保護回路として用いろとＭＩＳトランジスタのゲート酸
化膜が絶縁破壊されるよりはるかに低い入力サージ電圧
で保護用ＭＩＳトランジスタ（ハ）のドレイン領域（イ
）が永久破壊される欠点があった。この原因は従来の入
力保護回路では保護用ＭＩＳ）ランジスタ囚のドレイン
領域（イ）で形成されるダイオードに直列に半導体基板
の持つ基板抵抗が接続されていたのが、エピタキシャル
型の基板では基板抵抗が極めて小さくなるためである。
に）問題点を解決するだめの手段
本発明は斯上した欠点に鑑みてなされ、入力パッド（４
）と保護されるＭＩＳ）ランジスタ（７）間に接続され
た第１のポリシリコン抵抗体（６）から分枝して第２の
ポリシリコン抵抗体（９）を設け、第２のポリシリコン
抵抗体（９）を介して保護用ＭＩＳ）ランジスタ（８）
を接続し、従来の欠点を大巾に改善した入力保護回路を
実現するものである。
）と保護されるＭＩＳ）ランジスタ（７）間に接続され
た第１のポリシリコン抵抗体（６）から分枝して第２の
ポリシリコン抵抗体（９）を設け、第２のポリシリコン
抵抗体（９）を介して保護用ＭＩＳ）ランジスタ（８）
を接続し、従来の欠点を大巾に改善した入力保護回路を
実現するものである。
（ホ）作用
本発明に依れば、第２のポリシリコン抵抗体（９）によ
り保護用ＭＩＳ）ランジスタ（８）のドレイン領域Ｉで
形成されるＰＮ接合に流入する電流が規制されるので、
エピタキシャル型の基板を用いてもＰＮ接合が永久破壊
されろおそれはない。
り保護用ＭＩＳ）ランジスタ（８）のドレイン領域Ｉで
形成されるＰＮ接合に流入する電流が規制されるので、
エピタキシャル型の基板を用いてもＰＮ接合が永久破壊
されろおそれはない。
（へ）実施例
本発明に依る入力保護回路を第１図乃至第５図を参照し
て詳述する。
て詳述する。
第１図は本発明に依る第一の実施例の入力保護回路の上
面図を示し、（１）はＰ＋型の半導体基板（２）上にＰ
−型のエピタキシャル層（３）を設げた基板、（４）は
基板（１）の絶縁膜（５）上にｋｌにより形成された入
力パッド、（６）は基板ｆｉ＋のフィールド絶縁膜（５
）上に形成されたＮ＋型ポリシリコン層より成る第１の
ポリシリコン抵抗体、（７）は保護されるＭ工ｓトラン
ジスタ、（８）は保護用ＭＩＳトランジスタ、（９）は
フィールド絶縁膜（５）上に形成されたＮ＋型ポリシリ
コン層より成る第２のポリシリコン抵抗体である。保護
されるＭＩＳ）ランジスタ（７）はＮ＋Ｗ＋散層より成
るソースドレイン領域（１０１（１１１が離間して設け
られ、チャンネル領域上のゲート酸化膜上にはＮ 型ポ
リシリコン層より成るゲート電極（１ｚが設けられ、こ
のゲート電極（１２は第１のポリシリコン抵抗体（６）
とＮ＋型ポリシリコン層で一体に形成されている。また
保護用Ｍ工Ｓトランジスタ（８）はＮ＋型型数散層り成
るソースドレイン領域（１３）α滲が離間して設けられ
、チャンネル領域上のフィールド酸化膜上にはＮ＋型ポ
リシリコン層よす成るゲート電極叫が設けられ、ドレイ
ン領域α小まＡｌ配線層（１０で第２のポリシリコン抵
抗体（９）の終端と接続され、ゲート電極叫は電源■ｃ
ｏに接続され、ソース領域αＪはＡｌ配線層明部アース
に接続されている。
面図を示し、（１）はＰ＋型の半導体基板（２）上にＰ
−型のエピタキシャル層（３）を設げた基板、（４）は
基板（１）の絶縁膜（５）上にｋｌにより形成された入
力パッド、（６）は基板ｆｉ＋のフィールド絶縁膜（５
）上に形成されたＮ＋型ポリシリコン層より成る第１の
ポリシリコン抵抗体、（７）は保護されるＭ工ｓトラン
ジスタ、（８）は保護用ＭＩＳトランジスタ、（９）は
フィールド絶縁膜（５）上に形成されたＮ＋型ポリシリ
コン層より成る第２のポリシリコン抵抗体である。保護
されるＭＩＳ）ランジスタ（７）はＮ＋Ｗ＋散層より成
るソースドレイン領域（１０１（１１１が離間して設け
られ、チャンネル領域上のゲート酸化膜上にはＮ 型ポ
リシリコン層より成るゲート電極（１ｚが設けられ、こ
のゲート電極（１２は第１のポリシリコン抵抗体（６）
とＮ＋型ポリシリコン層で一体に形成されている。また
保護用Ｍ工Ｓトランジスタ（８）はＮ＋型型数散層り成
るソースドレイン領域（１３）α滲が離間して設けられ
、チャンネル領域上のフィールド酸化膜上にはＮ＋型ポ
リシリコン層よす成るゲート電極叫が設けられ、ドレイ
ン領域α小まＡｌ配線層（１０で第２のポリシリコン抵
抗体（９）の終端と接続され、ゲート電極叫は電源■ｃ
ｏに接続され、ソース領域αＪはＡｌ配線層明部アース
に接続されている。
本発明の特徴は第２のポリシリコン抵抗体（９）を設け
た点にある。第２のポリシリコン抵抗体（９１ハ第１の
ポリシリコン抵抗体（６）と一体に形成され、第１のポ
リシリコン抵抗体（６）の終端付近より分枝している。
た点にある。第２のポリシリコン抵抗体（９１ハ第１の
ポリシリコン抵抗体（６）と一体に形成され、第１のポ
リシリコン抵抗体（６）の終端付近より分枝している。
第２のポリシリコン抵抗体（９）の終端は第２図に示す
如く、ＡＩ配線層明部ドレイン領域（ｔ４１と接続され
ている。なお基板（］）は０．０１〜ｏ、。
如く、ＡＩ配線層明部ドレイン領域（ｔ４１と接続され
ている。なお基板（］）は０．０１〜ｏ、。
２ΩαのＰ＋＋型の半導体基板（２）と８〜２ｏΩαの
Ｐ−ｍのエピタキシャル型（３）とで構成され、第１の
ポリシリコン抵抗体（６）は略ＩＫΩに設定し、第２の
ポリシリコン抵抗体（９）は第１のポリシリコン抵抗体
（６）の入力バッド（４）側から８００Ωのところで分
枝して略５００Ωに設定している。
Ｐ−ｍのエピタキシャル型（３）とで構成され、第１の
ポリシリコン抵抗体（６）は略ＩＫΩに設定し、第２の
ポリシリコン抵抗体（９）は第１のポリシリコン抵抗体
（６）の入力バッド（４）側から８００Ωのところで分
枝して略５００Ωに設定している。
斯上したエピタキシャル型の基板では特公昭５８−１９
１３７号公報に示される様に相補型ＭＩＳトランジスタ
を組み込む場合に基板の寄生抵抗を除去できる極めて有
効なラッチアップ対策を実現できる。
１３７号公報に示される様に相補型ＭＩＳトランジスタ
を組み込む場合に基板の寄生抵抗を除去できる極めて有
効なラッチアップ対策を実現できる。
バクーン的に見ると、入力パッド（４）は第１のポリシ
リコン抵抗体（６）の一端にコンタクトを介して接続さ
れており、他端は保護されるＭ工Ｓトランジスタ（７〕
のゲート電極α力に直結されている。第１のポリシリコ
ンの抵抗体（６）の終端付近からは第２のポリシリコン
抵抗体（９）が分枝しており、第２のポリシリコン抵抗
体（９）の終端はｋｌ配線層明部介して保護用Ｍ工Ｓト
ランジスタ（８）のドレイン領域（１４）と接続されて
いる。保護用ＭＩＳトランジスタ（８）はゲート酸化膜
をフィールド絶縁膜を用いた寄生ＭＯ８構造を採用して
いる。
リコン抵抗体（６）の一端にコンタクトを介して接続さ
れており、他端は保護されるＭ工Ｓトランジスタ（７〕
のゲート電極α力に直結されている。第１のポリシリコ
ンの抵抗体（６）の終端付近からは第２のポリシリコン
抵抗体（９）が分枝しており、第２のポリシリコン抵抗
体（９）の終端はｋｌ配線層明部介して保護用Ｍ工Ｓト
ランジスタ（８）のドレイン領域（１４）と接続されて
いる。保護用ＭＩＳトランジスタ（８）はゲート酸化膜
をフィールド絶縁膜を用いた寄生ＭＯ８構造を採用して
いる。
第３図は第１図に示す本発明の一実施例の等価回路図で
あり、入力パッド（４）に第１のポリシリコン抵抗体（
６）の一端を接続し、他端は保護されろＭＩＳ）ランジ
スタ（７）のゲート電極住２に接続されている。また第
１のポリシリコン抵抗体（６）の終端付近は第２のポリ
シリコン抵抗体（９）を介して保護用ＭＩＳ）ランジス
タ（８）のドレインに接続されている。第２のポリシリ
コン抵抗体（９）は保護用ＭＩＳトランジスタ（８）の
ドレイン領域（１４１に流入するラッシュカレントを規
制している。
あり、入力パッド（４）に第１のポリシリコン抵抗体（
６）の一端を接続し、他端は保護されろＭＩＳ）ランジ
スタ（７）のゲート電極住２に接続されている。また第
１のポリシリコン抵抗体（６）の終端付近は第２のポリ
シリコン抵抗体（９）を介して保護用ＭＩＳ）ランジス
タ（８）のドレインに接続されている。第２のポリシリ
コン抵抗体（９）は保護用ＭＩＳトランジスタ（８）の
ドレイン領域（１４１に流入するラッシュカレントを規
制している。
次に本発明に依る入力保護回路の動作について説明する
。保護用ＭＩＳ）ランジスタ（８）は巾１００μｍ長さ
５μｍのチャンネル領域な有する寄生ＭＯ８構造を有し
、ソースドレイン間のブレークダウン電圧ＢＶ、、を約
２０Ｖに設定している。従って入力パッド（４）に印加
される入力サージ電圧が第１のポリシリコン抵抗体（６
）の終端で約３０Ｖ以下になる様に設計され、保護され
るＭＩＳ）ランジスタ（７〕の保護ゲート耐圧を約４０
Ｖ以下になる様に設計している。このため入力サージ電
圧は第１のポリシリコン抵抗体（６）でそのピーク電圧
をなめされた後第２のポリシリコン抵抗体（９）を介し
て保護用Ｍ工Ｓトランジスタ（８）で基板へ入力サージ
電圧は抜かれてＭＩＳトランジスタ（７３のゲート電極
には２０Ｖ以上の入力サージ電圧は印加されない。また
第２のポリシリコン抵抗体（９）により保護用ＭＩＳト
ランジスタ（８）のドレイン領域Ｉへのラッシュカレン
トを規制され、ドレイン領域（１４１０ＰＮ接合は永久
破壊されない。
。保護用ＭＩＳ）ランジスタ（８）は巾１００μｍ長さ
５μｍのチャンネル領域な有する寄生ＭＯ８構造を有し
、ソースドレイン間のブレークダウン電圧ＢＶ、、を約
２０Ｖに設定している。従って入力パッド（４）に印加
される入力サージ電圧が第１のポリシリコン抵抗体（６
）の終端で約３０Ｖ以下になる様に設計され、保護され
るＭＩＳ）ランジスタ（７〕の保護ゲート耐圧を約４０
Ｖ以下になる様に設計している。このため入力サージ電
圧は第１のポリシリコン抵抗体（６）でそのピーク電圧
をなめされた後第２のポリシリコン抵抗体（９）を介し
て保護用Ｍ工Ｓトランジスタ（８）で基板へ入力サージ
電圧は抜かれてＭＩＳトランジスタ（７３のゲート電極
には２０Ｖ以上の入力サージ電圧は印加されない。また
第２のポリシリコン抵抗体（９）により保護用ＭＩＳト
ランジスタ（８）のドレイン領域Ｉへのラッシュカレン
トを規制され、ドレイン領域（１４１０ＰＮ接合は永久
破壊されない。
本発明の第２の実施例の入力保護回路を第４図および第
５図を参照して詳述する。なお第１図と同じ構成には同
一図番を用いた。
５図を参照して詳述する。なお第１図と同じ構成には同
一図番を用いた。
第４図はその上面図を示し、（１）はエピタキシャル型
の基板、（４）は基板（１）の絶縁膜（５）上にＡｌに
より形成された入力パッド、（６）は基板（１）のフィ
ールド絶縁膜（５）上に形成されたＮ＋型ポリシリコン
層より成る第１のポリシリコン抵抗体、（７）は保護さ
れるＭ工Ｓトランジスタ、α力は保護用Ｍ、ＩＳ）ラン
ジスタ、（９）はフィールド絶縁膜（５）上に形成され
たＮ＋型ポリシリコン層より成る第２のポリシリコン抵
抗体である。本実施例では保護用ＭＩＳ）ランジスタａ
ηをＮ 型拡散層より成るソースドレイン領域αれ］と
チャンネル領域上の薄いゲート酸化膜上に設けたＮ＋型
ポリシリコン層より成るゲート電極■で構成し、ゲート
電極翰およびソース領域（１〜をｋｌ配線層σＱでアー
スに接続している点に特徴がある。本実施例の保護用Ｍ
ＩＳ）ランジスタαｎもソースドレイン間のブレークダ
ウン電圧ＢＶ、、は約２０Ｖに設定され、動作態様は前
述した第一の実施例と全く同じである。
の基板、（４）は基板（１）の絶縁膜（５）上にＡｌに
より形成された入力パッド、（６）は基板（１）のフィ
ールド絶縁膜（５）上に形成されたＮ＋型ポリシリコン
層より成る第１のポリシリコン抵抗体、（７）は保護さ
れるＭ工Ｓトランジスタ、α力は保護用Ｍ、ＩＳ）ラン
ジスタ、（９）はフィールド絶縁膜（５）上に形成され
たＮ＋型ポリシリコン層より成る第２のポリシリコン抵
抗体である。本実施例では保護用ＭＩＳ）ランジスタａ
ηをＮ 型拡散層より成るソースドレイン領域αれ］と
チャンネル領域上の薄いゲート酸化膜上に設けたＮ＋型
ポリシリコン層より成るゲート電極■で構成し、ゲート
電極翰およびソース領域（１〜をｋｌ配線層σＱでアー
スに接続している点に特徴がある。本実施例の保護用Ｍ
ＩＳ）ランジスタαｎもソースドレイン間のブレークダ
ウン電圧ＢＶ、、は約２０Ｖに設定され、動作態様は前
述した第一の実施例と全く同じである。
（ト） 発明の効果
本発明に依れば、Ｐ＋型半導体基板上にＰ−型エピタキ
シャル層を設けたエピタキシャル型基板にも有効に動作
できる入力保護回路を実現できる利点を有する。
シャル層を設けたエピタキシャル型基板にも有効に動作
できる入力保護回路を実現できる利点を有する。
また本発明では第２のポリシリコン抵抗体（９）を第１
のポリシリコン抵抗体（６）より分枝するのみで達成で
き、ラッチアップ対策に有効なエピタキシャル型基板に
も有効に動作できる入力保護回路を実現できる利点を有
する。
のポリシリコン抵抗体（６）より分枝するのみで達成で
き、ラッチアップ対策に有効なエピタキシャル型基板に
も有効に動作できる入力保護回路を実現できる利点を有
する。
更に不発面では第１のポリシリコン抵抗体（６）、第２
のポリシリコン抵抗体（９）および保護されるＭＩＳト
ランジスタ（７）のゲート電極（１つをＮ＋型ポリシリ
コン層で一体的に形成でき、極めて小型の入力保護回路
を実現できる利点を有する。
のポリシリコン抵抗体（９）および保護されるＭＩＳト
ランジスタ（７）のゲート電極（１つをＮ＋型ポリシリ
コン層で一体的に形成でき、極めて小型の入力保護回路
を実現できる利点を有する。
第１図は本発明の第１の実施例に依る入力保護回路を説
明する上面図、第２図は第１図の■−■線断面図、第３
図は本発明の第１の実施例の等価回路図、第４図は本発
明の第２の実施例に依る入力保護回路を説明する上面図
、第５図は本発明の第２の実施例の等価回路図、第６図
は従来の入力保護回路を説明する上面図、第７図は従来
の入力保護回路の等価回路図である。 主な図番の説明 （１）はエピタキシャル型の基板、（４）は入力パッド
、（６）は第１のポリシリコン抵抗体、（７）は保護さ
れるＭ工Ｓトランジスタ、（８）は保護用Ｍ工Ｓトラン
ジスタ、（９）は第２のポリシリコン抵抗体である。 第１図 ｌ 第２図 第３図 第４図
明する上面図、第２図は第１図の■−■線断面図、第３
図は本発明の第１の実施例の等価回路図、第４図は本発
明の第２の実施例に依る入力保護回路を説明する上面図
、第５図は本発明の第２の実施例の等価回路図、第６図
は従来の入力保護回路を説明する上面図、第７図は従来
の入力保護回路の等価回路図である。 主な図番の説明 （１）はエピタキシャル型の基板、（４）は入力パッド
、（６）は第１のポリシリコン抵抗体、（７）は保護さ
れるＭ工Ｓトランジスタ、（８）は保護用Ｍ工Ｓトラン
ジスタ、（９）は第２のポリシリコン抵抗体である。 第１図 ｌ 第２図 第３図 第４図
Claims (1)
- （１）一導電型で高不純物濃度の半導体基板と該基板上
に設けられた一導電型で低不純物濃度のエピタキシャル
層と、 該エピタキシャル層上の絶縁層上に設けた入力パッドと
、 該入力パッドに一端を接続され、他端を保護されるＭＩ
Ｓトランジスタのゲート電極に接続された第１のポリシ
リコン抵抗体と、 前記エピタキシャル層表面に設けた所定のソースドレイ
ン間ブレークダウン電圧を有する保護用ＭＩＳトランジ
スタと、 前記第１のポリシリコン抵抗体の終端に一端を接続され
、他端を前記保護用ＭＩＳトランジスタのドレイン領域
に接続されラッシュカレントを流入を規制する第２のポ
リシリコン抵抗体とを具備することを特徴とする入力保
護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60202349A JPS6262561A (ja) | 1985-09-12 | 1985-09-12 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60202349A JPS6262561A (ja) | 1985-09-12 | 1985-09-12 | 入力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6262561A true JPS6262561A (ja) | 1987-03-19 |
| JPH0518468B2 JPH0518468B2 (ja) | 1993-03-12 |
Family
ID=16456058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60202349A Granted JPS6262561A (ja) | 1985-09-12 | 1985-09-12 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6262561A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4989057A (en) * | 1988-05-26 | 1991-01-29 | Texas Instruments Incorporated | ESD protection for SOI circuits |
| US10464762B2 (en) | 2013-05-17 | 2019-11-05 | Intelligrated Headquarters, Llc | PLC controlled robotic carton unloader |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56108267A (en) * | 1980-01-31 | 1981-08-27 | Nec Corp | Insulated-gate field-effect semiconductor device |
| JPS60167467A (ja) * | 1984-02-10 | 1985-08-30 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
-
1985
- 1985-09-12 JP JP60202349A patent/JPS6262561A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56108267A (en) * | 1980-01-31 | 1981-08-27 | Nec Corp | Insulated-gate field-effect semiconductor device |
| JPS60167467A (ja) * | 1984-02-10 | 1985-08-30 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4989057A (en) * | 1988-05-26 | 1991-01-29 | Texas Instruments Incorporated | ESD protection for SOI circuits |
| US10464762B2 (en) | 2013-05-17 | 2019-11-05 | Intelligrated Headquarters, Llc | PLC controlled robotic carton unloader |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0518468B2 (ja) | 1993-03-12 |
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