JPH0997844A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0997844A JPH0997844A JP7276501A JP27650195A JPH0997844A JP H0997844 A JPH0997844 A JP H0997844A JP 7276501 A JP7276501 A JP 7276501A JP 27650195 A JP27650195 A JP 27650195A JP H0997844 A JPH0997844 A JP H0997844A
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- input
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 高耐圧ＣＭＯＳ用静電保護回路装置におい
て、工程を増加させることなく、専有面積もすくない上
記静電保護回路装置を提供する。 【解決手段】 Ｐ型サブストレ−ト12中に形成されたＮ
型ウェル５及びその近傍に接地された別のＮ型ウェル６
を有し、Ｎ型ウェル５中に、前記Ｎ型ウェル６と同一電
源に接地されたＰ-拡散層８が存在し、さらに、このＰ-
拡散層８の両側にＮ+拡散層７ａ及びＮ+拡散層16が存在
する。そして、一方の入出力側Ｎ型ウェルコンタクトＮ
+拡散層７ａを前記Ｎ型ウェル６と向き合わせ、他方の
内部側Ｎ型ウェルコンタクトＮ+拡散層16は、内部回路
に接続することで、入出力にウェルによるパンチスル−
素子と入力電圧により入力抵抗が変動する抵抗を付加す
る。
て、工程を増加させることなく、専有面積もすくない上
記静電保護回路装置を提供する。 【解決手段】 Ｐ型サブストレ−ト12中に形成されたＮ
型ウェル５及びその近傍に接地された別のＮ型ウェル６
を有し、Ｎ型ウェル５中に、前記Ｎ型ウェル６と同一電
源に接地されたＰ-拡散層８が存在し、さらに、このＰ-
拡散層８の両側にＮ+拡散層７ａ及びＮ+拡散層16が存在
する。そして、一方の入出力側Ｎ型ウェルコンタクトＮ
+拡散層７ａを前記Ｎ型ウェル６と向き合わせ、他方の
内部側Ｎ型ウェルコンタクトＮ+拡散層16は、内部回路
に接続することで、入出力にウェルによるパンチスル−
素子と入力電圧により入力抵抗が変動する抵抗を付加す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に高耐圧コンプリメンタリ−メタルオキサ
イドセミコンダクタ−(ＣＭＯＳ)の静電保護回路装置に
係る半導体集積回路装置に関する。
置に関し、特に高耐圧コンプリメンタリ−メタルオキサ
イドセミコンダクタ−(ＣＭＯＳ)の静電保護回路装置に
係る半導体集積回路装置に関する。
【０００２】
【従来の技術】従来の高耐圧静電保護回路装置について
図５〜図８を参照して説明する。なお、図５及び図６
は、従来の該装置の一例(以下“従来の高耐圧静電保護
回路装置Ｉ”という)を説明するための図であり、図７
及び図８は、他の例(以下“従来の高耐圧静電保護回路
装置II ”という)を説明するための図である。
図５〜図８を参照して説明する。なお、図５及び図６
は、従来の該装置の一例(以下“従来の高耐圧静電保護
回路装置Ｉ”という)を説明するための図であり、図７
及び図８は、他の例(以下“従来の高耐圧静電保護回路
装置II ”という)を説明するための図である。
【０００３】（従来の高耐圧静電保護回路装置Ｉ）従来
の高耐圧静電保護回路装置Ｉは、これを回路図で示すと
図５となり、“入出力電極101−グランド”間に挿入さ
れたNchゲ−トオフトランジスタ型ダイオ−ド110、“入
出力電極101−電源電極103”間に挿入されたPchゲ−ト
オフトランジスタ型ダイオ−ド109、“入出力電極101−
被保護素子電極102”間に挿入された固定抵抗111、とい
うように構成されている。
の高耐圧静電保護回路装置Ｉは、これを回路図で示すと
図５となり、“入出力電極101−グランド”間に挿入さ
れたNchゲ−トオフトランジスタ型ダイオ−ド110、“入
出力電極101−電源電極103”間に挿入されたPchゲ−ト
オフトランジスタ型ダイオ−ド109、“入出力電極101−
被保護素子電極102”間に挿入された固定抵抗111、とい
うように構成されている。
【０００４】この回路構成では、内部素子と同じ耐圧を
持つトランジスタのゲ−トをオフし、それを保護ダイオ
−ドとすることで、静電保護に有効な耐圧を持つダイオ
−ドを形成している。また、入力端子から内部被保護素
子への過電流に対し有効な抵抗も付加している。
持つトランジスタのゲ−トをオフし、それを保護ダイオ
−ドとすることで、静電保護に有効な耐圧を持つダイオ
−ドを形成している。また、入力端子から内部被保護素
子への過電流に対し有効な抵抗も付加している。
【０００５】従来の高耐圧静電保護回路装置Ｉを平面図
で示すと、図６(Ａ)のようになり、入力電極１は、ガ−
ドリングＰ+拡散層４に囲まれたNchTrフィ−ルド24内に
作られるNchトランジスタのドレイン部に接続される。
一方、NchTrゲ−トポリシリコン19及びソ−ス部は、グ
ランド電極２に接続される。
で示すと、図６(Ａ)のようになり、入力電極１は、ガ−
ドリングＰ+拡散層４に囲まれたNchTrフィ−ルド24内に
作られるNchトランジスタのドレイン部に接続される。
一方、NchTrゲ−トポリシリコン19及びソ−ス部は、グ
ランド電極２に接続される。
【０００６】さらに、入力電極１は、反対のＮウェル21
内のガ−ドリングＮ+拡散層20に囲まれたPchTrフィ−ル
ド23内に作られるPchトランジスタのドレイン部に接続
される。一方、PchTrゲ−トポリシリコン22及びソ−ス
部は、電源電極13に接続される。また、入力電極１はポ
リシリ抵抗18を介して内部被保護素子に接続される。
内のガ−ドリングＮ+拡散層20に囲まれたPchTrフィ−ル
ド23内に作られるPchトランジスタのドレイン部に接続
される。一方、PchTrゲ−トポリシリコン22及びソ−ス
部は、電源電極13に接続される。また、入力電極１はポ
リシリ抵抗18を介して内部被保護素子に接続される。
【０００７】図６(Ｂ)は、前掲の図６(Ａ)のＤ−Ｄ線断
面図であって、従来の高耐圧静電保護回路装置Ｉでは、
Ｐ型サブストレ−ト12中に高耐圧Nchトランジスタが作
成され、高耐圧に耐えうる酸化膜厚を持ったゲ−ト酸化
膜27及びソ−ス，ドレイン拡散層には、空乏層が延び易
く、高耐圧を持つＮ-拡散層25及びＮ-拡散層コンタクト
Ｎ+拡散層26を有する。また、ポリシリ−アルミ間には
層間膜11を、更に素子間分離のためにフィ−ルド酸化膜
17を有する。なお、図６(Ｂ)において、１は入力電極、
２はグランド電極、４はガ−ドリングＰ+拡散層、19はN
chTrゲ−トポリシリコンである。
面図であって、従来の高耐圧静電保護回路装置Ｉでは、
Ｐ型サブストレ−ト12中に高耐圧Nchトランジスタが作
成され、高耐圧に耐えうる酸化膜厚を持ったゲ−ト酸化
膜27及びソ−ス，ドレイン拡散層には、空乏層が延び易
く、高耐圧を持つＮ-拡散層25及びＮ-拡散層コンタクト
Ｎ+拡散層26を有する。また、ポリシリ−アルミ間には
層間膜11を、更に素子間分離のためにフィ−ルド酸化膜
17を有する。なお、図６(Ｂ)において、１は入力電極、
２はグランド電極、４はガ−ドリングＰ+拡散層、19はN
chTrゲ−トポリシリコンである。
【０００８】図６(Ｃ)は、前掲の図６(Ａ)のＥ−Ｅ線断
面図であって、Ｐ型サブストレ−ト12中のＮウェル21内
に高耐圧Pchトランジスタが作成され、上記と同様のゲ
−ト酸化膜27を持ち、ソ−ス，ドレイン拡散層には、空
乏層が延び易く、高耐圧を持つＰ-拡散層８及びＰ-拡散
層コンタクトＰ+拡散層９を有する。なお、１は入力電
極、11は層間膜、13は電源電極、17はフィ−ルド酸化
膜、20はガ−ドリングＮ+拡散層、22はPchTrゲ−トポリ
シリコンである。
面図であって、Ｐ型サブストレ−ト12中のＮウェル21内
に高耐圧Pchトランジスタが作成され、上記と同様のゲ
−ト酸化膜27を持ち、ソ−ス，ドレイン拡散層には、空
乏層が延び易く、高耐圧を持つＰ-拡散層８及びＰ-拡散
層コンタクトＰ+拡散層９を有する。なお、１は入力電
極、11は層間膜、13は電源電極、17はフィ−ルド酸化
膜、20はガ−ドリングＮ+拡散層、22はPchTrゲ−トポリ
シリコンである。
【０００９】（従来の高耐圧静電保護回路装置II）ま
た、別の従来の高耐圧静電保護回路装置IIは、これを回
路図で示すと図７となり、“入出力電極101−グラン
ド”間に挿入されたNch側ジャンクションダイオ−ド11
3、“入出力電極101−電源電極103”間に挿入されたPch
側ジャンクションダイオ−ド112、“入出力電極101−被
保護素子電極102”間に挿入された固定抵抗111、で構成
されている。
た、別の従来の高耐圧静電保護回路装置IIは、これを回
路図で示すと図７となり、“入出力電極101−グラン
ド”間に挿入されたNch側ジャンクションダイオ−ド11
3、“入出力電極101−電源電極103”間に挿入されたPch
側ジャンクションダイオ−ド112、“入出力電極101−被
保護素子電極102”間に挿入された固定抵抗111、で構成
されている。
【００１０】この回路構成では、内部トランジスタのジ
ャンクションとは別のジャンクションを用いることがで
きるので、静電保護に有効な内部回路トランジスタ耐圧
より耐圧の低い保護ダイオ−ドを用いる構成が可能であ
る。
ャンクションとは別のジャンクションを用いることがで
きるので、静電保護に有効な内部回路トランジスタ耐圧
より耐圧の低い保護ダイオ−ドを用いる構成が可能であ
る。
【００１１】従来の高耐圧静電保護回路装置IIを平面図
で示すと、図８(Ａ)のようになり、入力電極１は、高濃
度Ｐウェル29内であって、ガ−ドリングＰ+拡散層４に
囲まれたＮ-拡散層25内のＮ-拡散層コンタクトＮ+拡散
層26に接続される。一方、ガ−ドリングＰ+拡散層４
は、グランド電極２に接続される。
で示すと、図８(Ａ)のようになり、入力電極１は、高濃
度Ｐウェル29内であって、ガ−ドリングＰ+拡散層４に
囲まれたＮ-拡散層25内のＮ-拡散層コンタクトＮ+拡散
層26に接続される。一方、ガ−ドリングＰ+拡散層４
は、グランド電極２に接続される。
【００１２】さらに、入力電極１は、反対のＮウェル21
内の高濃度Ｎウェル28内であって、ガ−ドリングＮ+拡
散層20に囲まれたＰ-拡散層８内のＰ-拡散層コンタクト
Ｐ+拡散層９に接続される。一方、ガ−ドリングＮ+拡散
層20は、電源電極13に接続される。また、入力電極１
は、ポリシリ抵抗18を介して内部被保護素子に接続され
る。
内の高濃度Ｎウェル28内であって、ガ−ドリングＮ+拡
散層20に囲まれたＰ-拡散層８内のＰ-拡散層コンタクト
Ｐ+拡散層９に接続される。一方、ガ−ドリングＮ+拡散
層20は、電源電極13に接続される。また、入力電極１
は、ポリシリ抵抗18を介して内部被保護素子に接続され
る。
【００１３】図８(Ｂ)は、前掲の図８(Ａ)のＦ−Ｆ線断
面図であって、従来の高耐圧静電保護回路装置IIでは、
Ｐ型サブストレ−ト12中の高濃度Ｐウェル29を用い、Ｎ
-拡散層25とで内部被保護素子より耐圧の低いダイオ−
ドを形成する。また、ポリシリ−アルミ間には層間膜11
を、更に素子間分離のためにフィ−ルド酸化膜17を有す
る。なお、１は入力電極、２はグランド電極、４はガ−
ドリングＰ+拡散層、26はＮ-拡散層コンタクトＮ+拡散
層である。
面図であって、従来の高耐圧静電保護回路装置IIでは、
Ｐ型サブストレ−ト12中の高濃度Ｐウェル29を用い、Ｎ
-拡散層25とで内部被保護素子より耐圧の低いダイオ−
ドを形成する。また、ポリシリ−アルミ間には層間膜11
を、更に素子間分離のためにフィ−ルド酸化膜17を有す
る。なお、１は入力電極、２はグランド電極、４はガ−
ドリングＰ+拡散層、26はＮ-拡散層コンタクトＮ+拡散
層である。
【００１４】図８(Ｃ)は、前掲の図８(Ａ)のＧ−Ｇ線断
面図であって、Ｐ型サブストレ−ト12中のＮウェル21内
に、さらに内側の高濃度Ｎウェル28を用い、Ｐ-拡散層
８とで内部被保護素子より耐圧の低いダイオ−ドを形成
する。なお、１は入力電極、９はＰ-拡散層コンタクト
Ｐ+拡散層、11は層間膜、13は電源電極、17はフィ−ル
ド酸化膜、20はガ−ドリングＮ+拡散層である。
面図であって、Ｐ型サブストレ−ト12中のＮウェル21内
に、さらに内側の高濃度Ｎウェル28を用い、Ｐ-拡散層
８とで内部被保護素子より耐圧の低いダイオ−ドを形成
する。なお、１は入力電極、９はＰ-拡散層コンタクト
Ｐ+拡散層、11は層間膜、13は電源電極、17はフィ−ル
ド酸化膜、20はガ−ドリングＮ+拡散層である。
【００１５】
【発明が解決しようとする課題】ところで、前記従来の
高耐圧静電保護回路装置Ｉでは、トランジスタ型のダイ
オ−ドを使用するため(前掲の図５“Pchゲ−トオフトラ
ンジスタ型ダイオ−ド109”“Nchゲ−トオフトランジス
タ型ダイオ−ド110”参照)、拡散層としてソ−ス及びド
レインを、また、更にゲ−トポリシリをレイアウトする
必要がある。
高耐圧静電保護回路装置Ｉでは、トランジスタ型のダイ
オ−ドを使用するため(前掲の図５“Pchゲ−トオフトラ
ンジスタ型ダイオ−ド109”“Nchゲ−トオフトランジス
タ型ダイオ−ド110”参照)、拡散層としてソ−ス及びド
レインを、また、更にゲ−トポリシリをレイアウトする
必要がある。
【００１６】その上、高耐圧を実現するために、拡散層
内で空乏層を延ばせるように広い面積を持った低濃度拡
散層でなければならず、また、低濃度であるために、保
護ダイオ−ドに対してシリ−ズ抵抗となる。そして、こ
のシリ−ズ抵抗を低減させるためには、ダイオ−ドの幅
方向を大きくする必要がある。
内で空乏層を延ばせるように広い面積を持った低濃度拡
散層でなければならず、また、低濃度であるために、保
護ダイオ−ドに対してシリ−ズ抵抗となる。そして、こ
のシリ−ズ抵抗を低減させるためには、ダイオ−ドの幅
方向を大きくする必要がある。
【００１７】一方、前記従来の高耐圧静電保護回路装置
IIでは、内部被保護素子より耐圧の低いジャンクション
型ダイオ−ドを用いるため(前掲の図７“Pch側ジャンク
ションダイオ−ド112”“Nch側ジャンクションダイオ−
ド113”参照)、内部回路被保護素子に使われるジャンク
ションより電界を強めるために高濃度ウェル拡散層(前
掲の図８“高濃度Ｎウェル28”“高濃度Ｐウェル29”参
照)が必要となる。
IIでは、内部被保護素子より耐圧の低いジャンクション
型ダイオ−ドを用いるため(前掲の図７“Pch側ジャンク
ションダイオ−ド112”“Nch側ジャンクションダイオ−
ド113”参照)、内部回路被保護素子に使われるジャンク
ションより電界を強めるために高濃度ウェル拡散層(前
掲の図８“高濃度Ｎウェル28”“高濃度Ｐウェル29”参
照)が必要となる。
【００１８】従って、保護回路装置部分のみに高濃度ウ
ェル拡散層を形成するために、少なくともホトリソグラ
フィ−及びイオン注入技術の工程を追加しなければなら
ないという欠点を有している。また、過電流に対する内
部トランジスタ保護用の固定抵抗(前掲の図７“固定抵
抗111”参照)が必要となり、抵抗値が固定のため、常に
入出力部にシリ−ズに抵抗が付いた回路構成となってい
る。
ェル拡散層を形成するために、少なくともホトリソグラ
フィ−及びイオン注入技術の工程を追加しなければなら
ないという欠点を有している。また、過電流に対する内
部トランジスタ保護用の固定抵抗(前掲の図７“固定抵
抗111”参照)が必要となり、抵抗値が固定のため、常に
入出力部にシリ−ズに抵抗が付いた回路構成となってい
る。
【００１９】本発明は、従来の高耐圧静電保護回路装置
Ｉ及びIIの上記諸問題点、欠点に鑑み成されたものであ
って、その目的とするところは、上記諸問題点、欠点を
解消する点にあり、詳細には、通常低抵抗のウェル抵抗
を用いることにより、面積が小さくすることができ、ま
た、追加工程をなくすことができる高耐圧静電保護回路
装置に係る半導体集積回路装置を提供することにある。
Ｉ及びIIの上記諸問題点、欠点に鑑み成されたものであ
って、その目的とするところは、上記諸問題点、欠点を
解消する点にあり、詳細には、通常低抵抗のウェル抵抗
を用いることにより、面積が小さくすることができ、ま
た、追加工程をなくすことができる高耐圧静電保護回路
装置に係る半導体集積回路装置を提供することにある。
【００２０】
【課題を解決するための手段】本発明に係る高耐圧保護
回路装置は、保護ダイオ−ドの代わりにウェルによるパ
ンチスル−素子を用い、また、過電流に対する内部トラ
ンジスタ保護用の抵抗を入力電圧に依存して抵抗値が変
動するＮウェル抵抗(Ｎウェル可変抵抗))とすることを
特徴とし、これにより、高電圧などの入力が印加された
ときに高抵抗となり、内部被保護素子を保護するという
構成よりなる。そして、本発明に係る高耐圧保護回路装
置は、通常低抵抗のウェル抵抗を用いることにより、面
積が小さくすることができ、また、追加工程をなくすこ
とができるという作用効果が生じるものである。
回路装置は、保護ダイオ−ドの代わりにウェルによるパ
ンチスル−素子を用い、また、過電流に対する内部トラ
ンジスタ保護用の抵抗を入力電圧に依存して抵抗値が変
動するＮウェル抵抗(Ｎウェル可変抵抗))とすることを
特徴とし、これにより、高電圧などの入力が印加された
ときに高抵抗となり、内部被保護素子を保護するという
構成よりなる。そして、本発明に係る高耐圧保護回路装
置は、通常低抵抗のウェル抵抗を用いることにより、面
積が小さくすることができ、また、追加工程をなくすこ
とができるという作用効果が生じるものである。
【００２１】即ち、本発明は、「第２導電型サブストレ
−ト中に形成された第１導電型第１ウェル及びその近傍
に接地された別の第１導電型第２ウェルを有し、前記第
１ウェル中に、前記第２ウェルと同一電源に接地された
第２導電型拡散層が存在し、さらに、該第２導電型拡散
層の両側に第１導電型の高濃度拡散層が存在し、一方の
第１導電型の高濃度拡散層の入出力端子に接続される側
の拡散層を前記第２ウェルと向き合わせ、他方の第１導
電型の高濃度拡散層は内部回路に接続する構成とするこ
とで、また、入出力にウェルによるパンチスル−素子と
入力電圧により入力抵抗が変動する抵抗を付加する構成
とすることで、静電破壊より内部回路を保護することを
特徴とする半導体集積回路装置。」(請求項１)を要旨と
する。
−ト中に形成された第１導電型第１ウェル及びその近傍
に接地された別の第１導電型第２ウェルを有し、前記第
１ウェル中に、前記第２ウェルと同一電源に接地された
第２導電型拡散層が存在し、さらに、該第２導電型拡散
層の両側に第１導電型の高濃度拡散層が存在し、一方の
第１導電型の高濃度拡散層の入出力端子に接続される側
の拡散層を前記第２ウェルと向き合わせ、他方の第１導
電型の高濃度拡散層は内部回路に接続する構成とするこ
とで、また、入出力にウェルによるパンチスル−素子と
入力電圧により入力抵抗が変動する抵抗を付加する構成
とすることで、静電破壊より内部回路を保護することを
特徴とする半導体集積回路装置。」(請求項１)を要旨と
する。
【００２２】
【発明の実施の形態】以下、本発明について、後記図２
(Ａ)を参照して具体的に説明すると、本発明に係る高耐
圧保護回路装置は、Ｐ型サブストレ−ト12(第２導電型
サブストレ−ト)中に形成されたＮ型ウェル５(第１導電
型第１ウェル)及びその近傍に接地された別のＮ型ウェ
ル６(第１導電型第２ウェル)を有し、前記Ｎ型ウェル５
(第１ウェル)中に、前記Ｎ型ウェル６(第２ウェル)と同
一電源に接地されたＰ-拡散層８(第２導電型拡散層)が
存在し、さらに、このＰ-拡散層８(第２導電型拡散層)
の両側に第１導電型の高濃度拡散層であるＮ+拡散層７
ａ及びＮ+拡散層16が存在する。
(Ａ)を参照して具体的に説明すると、本発明に係る高耐
圧保護回路装置は、Ｐ型サブストレ−ト12(第２導電型
サブストレ−ト)中に形成されたＮ型ウェル５(第１導電
型第１ウェル)及びその近傍に接地された別のＮ型ウェ
ル６(第１導電型第２ウェル)を有し、前記Ｎ型ウェル５
(第１ウェル)中に、前記Ｎ型ウェル６(第２ウェル)と同
一電源に接地されたＰ-拡散層８(第２導電型拡散層)が
存在し、さらに、このＰ-拡散層８(第２導電型拡散層)
の両側に第１導電型の高濃度拡散層であるＮ+拡散層７
ａ及びＮ+拡散層16が存在する。
【００２３】そして、一方の第１導電型の高濃度拡散層
の入出力端子１に接続される側の拡散層(入出力側Ｎ型
ウェルコンタクトＮ+拡散層７ａ)を前記Ｎ型ウェル６
(第２ウェル)と向き合わせ、他方の第１導電型の高濃度
拡散層(内部側Ｎ型ウェルコンタクトＮ+拡散層16)は、
内部回路に接続する構成とすることで、また、入出力に
ウェルによるパンチスル−素子と入力電圧により入力抵
抗が変動する抵抗を付加することで、静電破壊より内部
回路を保護するものである。
の入出力端子１に接続される側の拡散層(入出力側Ｎ型
ウェルコンタクトＮ+拡散層７ａ)を前記Ｎ型ウェル６
(第２ウェル)と向き合わせ、他方の第１導電型の高濃度
拡散層(内部側Ｎ型ウェルコンタクトＮ+拡散層16)は、
内部回路に接続する構成とすることで、また、入出力に
ウェルによるパンチスル−素子と入力電圧により入力抵
抗が変動する抵抗を付加することで、静電破壊より内部
回路を保護するものである。
【００２４】
【実施例】次に、本発明に係る実施例を挙げ、本発明を
具体的に説明するが、本発明は、以下の実施例により限
定されるものではなく、前記した本発明の要旨の範囲内
で種々の変形、変更が可能である。
具体的に説明するが、本発明は、以下の実施例により限
定されるものではなく、前記した本発明の要旨の範囲内
で種々の変形、変更が可能である。
【００２５】（実施例１）本発明の第１の実施例(実施
例１)を図１及び図２(Ａ)，(Ｂ)に基づいて説明する。
なお、図１は、本発明の実施例１による等価回路図であ
り、図２は、該実施例１の高耐圧保護回路装置の構成
(構造)を説明する図であって、このうち(Ａ)は、その平
面図であり、(Ｂ)は、(Ａ)のＡ−Ａ線断面図である。
例１)を図１及び図２(Ａ)，(Ｂ)に基づいて説明する。
なお、図１は、本発明の実施例１による等価回路図であ
り、図２は、該実施例１の高耐圧保護回路装置の構成
(構造)を説明する図であって、このうち(Ａ)は、その平
面図であり、(Ｂ)は、(Ａ)のＡ−Ａ線断面図である。
【００２６】本実施例１の高耐圧保護回路装置は、これ
を回路図で示すと図１となり、“入出力電極101−グラ
ンド”間に挿入されたＮウェル−サブストレ−トダイオ
−ド104、同じ箇所に並列に挿入されるＮウェル−Ｎウ
ェルパンチスル−素子106、さらに同じ箇所に並列に挿
入されるＮウェル内のＰ-で形成されるＮウェル−Ｐ-ダ
イオ−ド105、及び、“入出力電極101−被保護素子電極
102”間に挿入されるＮウェル可変抵抗107で構成され
る。
を回路図で示すと図１となり、“入出力電極101−グラ
ンド”間に挿入されたＮウェル−サブストレ−トダイオ
−ド104、同じ箇所に並列に挿入されるＮウェル−Ｎウ
ェルパンチスル−素子106、さらに同じ箇所に並列に挿
入されるＮウェル内のＰ-で形成されるＮウェル−Ｐ-ダ
イオ−ド105、及び、“入出力電極101−被保護素子電極
102”間に挿入されるＮウェル可変抵抗107で構成され
る。
【００２７】また、Ｎウェル−Ｎウェルパンチスル−素
子106の耐圧は、Ｎウェル−Ｎウエル間距離により制御
できるので、他のダイオ−ドや被保護素子の耐圧より低
く設定することができる。そして、Ｎウェルド−ズ量：
1E12〜5E13で、Ｎウェル押し込み1000〜1200度，3〜10
時間において、Ｎウェル間隔：5〜20μｍで10〜100V程
度のパンチスル−耐圧の制御が可能である。
子106の耐圧は、Ｎウェル−Ｎウエル間距離により制御
できるので、他のダイオ−ドや被保護素子の耐圧より低
く設定することができる。そして、Ｎウェルド−ズ量：
1E12〜5E13で、Ｎウェル押し込み1000〜1200度，3〜10
時間において、Ｎウェル間隔：5〜20μｍで10〜100V程
度のパンチスル−耐圧の制御が可能である。
【００２８】次に、本実施例１の高耐圧保護回路装置に
ついて、その平面図を示す図２(Ａ)及び図２(Ａ)のＡ−
Ａ線の断面を示す図２(Ｂ)を用いて説明する。まず、平
面図を示す図２(Ａ)を参照して説明すると、入力電極１
は、ガ−ドリングＰ+拡散層４内に形成されたＮ型ウェ
ル抵抗５内の入出力側Ｎ型ウェルコンタクトＮ+拡散層
７ａに接続され、一方、同じＮ型ウェル抵抗５内にＰ-
拡散層８及びセルフアラインで形成されたＰ-拡散層コ
ンタクトＰ+拡散層９を挟んで向かい側に形成される内
部側Ｎ型ウェルコンタクトＮ+拡散層16より被保護素子
電極３に繋がる。このようにして可変Ｎウェル抵抗は構
成される。
ついて、その平面図を示す図２(Ａ)及び図２(Ａ)のＡ−
Ａ線の断面を示す図２(Ｂ)を用いて説明する。まず、平
面図を示す図２(Ａ)を参照して説明すると、入力電極１
は、ガ−ドリングＰ+拡散層４内に形成されたＮ型ウェ
ル抵抗５内の入出力側Ｎ型ウェルコンタクトＮ+拡散層
７ａに接続され、一方、同じＮ型ウェル抵抗５内にＰ-
拡散層８及びセルフアラインで形成されたＰ-拡散層コ
ンタクトＰ+拡散層９を挟んで向かい側に形成される内
部側Ｎ型ウェルコンタクトＮ+拡散層16より被保護素子
電極３に繋がる。このようにして可変Ｎウェル抵抗は構
成される。
【００２９】さらに、Ｎ型ウェル抵抗５内の入出力側Ｎ
ウェルコンタクトＮ+拡散層７ａの向かい側に別のグラ
ンド側Ｎ型ウェル６を形成し、更にその中に、グランド
側Ｎ型ウェルコンタクトＮ+拡散層７を形成し、前記し
たＰ-拡散層コンタクトＰ+拡散層９とグランド電極２で
接続する。このようにしてＮウェル−Ｎウェルパンチス
ル−素子は構成される。なお、図２(Ａ)中、10はコンタ
クトホ−ルである。
ウェルコンタクトＮ+拡散層７ａの向かい側に別のグラ
ンド側Ｎ型ウェル６を形成し、更にその中に、グランド
側Ｎ型ウェルコンタクトＮ+拡散層７を形成し、前記し
たＰ-拡散層コンタクトＰ+拡散層９とグランド電極２で
接続する。このようにしてＮウェル−Ｎウェルパンチス
ル−素子は構成される。なお、図２(Ａ)中、10はコンタ
クトホ−ルである。
【００３０】次に、Ａ−Ａ線の断面を示す図２(Ｂ)を参
照して説明すると、グランド側Ｎ型ウェル６、及び、グ
ランド側Ｎ型ウェルコンタクトＮ+拡散層７とＰ型サブ
ストレ−ト12内の向かい側のＮ型ウェル抵抗５とで、Ｎ
ウェル−Ｎウェルパンチスル−素子は形成され、このＮ
ウェル−Ｎウェル間隔で耐圧が決定される。
照して説明すると、グランド側Ｎ型ウェル６、及び、グ
ランド側Ｎ型ウェルコンタクトＮ+拡散層７とＰ型サブ
ストレ−ト12内の向かい側のＮ型ウェル抵抗５とで、Ｎ
ウェル−Ｎウェルパンチスル−素子は形成され、このＮ
ウェル−Ｎウェル間隔で耐圧が決定される。
【００３１】Ｎ型ウェル抵抗５内では、入出力側Ｎ型ウ
ェルコンタクトＮ+拡散層７ａと内部側Ｎ型ウェルコン
タクトＮ+拡散層16の間に、フィ−ルド酸化膜17により
分離されたＰ-拡散層８が存在する。そして、入力電極
１に高電圧が印加されると、Ｎ型ウェル抵抗５の電位が
上がり、グランド電極２に接続されたＰ-拡散層８が深
く存在するために、このＮ型ウェル−Ｐ-拡散層８間に
空乏層が広がり、Ｎ型ウェル抵抗５の実効断面積が減少
し、抵抗値が増大する。
ェルコンタクトＮ+拡散層７ａと内部側Ｎ型ウェルコン
タクトＮ+拡散層16の間に、フィ−ルド酸化膜17により
分離されたＰ-拡散層８が存在する。そして、入力電極
１に高電圧が印加されると、Ｎ型ウェル抵抗５の電位が
上がり、グランド電極２に接続されたＰ-拡散層８が深
く存在するために、このＮ型ウェル−Ｐ-拡散層８間に
空乏層が広がり、Ｎ型ウェル抵抗５の実効断面積が減少
し、抵抗値が増大する。
【００３２】また、同時に、Ｎ型ウェル抵抗５対Ｐ型サ
ブストレ−ト12のジャンクションにおいても空乏層が広
がり、グランド側Ｎ型ウェル６に繋がり、パンチスル−
現像を起こし、電荷をこのル−トで流す構造となってい
る。なお、図２(Ｂ)中、３は被保護素子電極、４はガ−
ドリングＰ+拡散層、９はＰ-拡散層コンタクトＰ+拡散
層、11は層間膜である。
ブストレ−ト12のジャンクションにおいても空乏層が広
がり、グランド側Ｎ型ウェル６に繋がり、パンチスル−
現像を起こし、電荷をこのル−トで流す構造となってい
る。なお、図２(Ｂ)中、３は被保護素子電極、４はガ−
ドリングＰ+拡散層、９はＰ-拡散層コンタクトＰ+拡散
層、11は層間膜である。
【００３３】（実施例２）次に、本発明の第２の実施例
(実施例２)を図３及び図４(Ａ)〜(Ｃ)を参照して説明す
る。なお、図３は、本発明の第２の実施例(実施例２)に
よる等価回路図であり、図４は、該実施例２の高耐圧保
護回路装置の構成(構造)を説明する図であって、このう
ち(Ａ)は、その平面図であり、(Ｂ)は(Ａ)のＢ−Ｂ線断
面図、(Ｃ)は(Ａ)のＣ−Ｃ線断面図である。
(実施例２)を図３及び図４(Ａ)〜(Ｃ)を参照して説明す
る。なお、図３は、本発明の第２の実施例(実施例２)に
よる等価回路図であり、図４は、該実施例２の高耐圧保
護回路装置の構成(構造)を説明する図であって、このう
ち(Ａ)は、その平面図であり、(Ｂ)は(Ａ)のＢ−Ｂ線断
面図、(Ｃ)は(Ａ)のＣ−Ｃ線断面図である。
【００３４】本実施例２の高耐圧保護回路装置は、これ
を回路図で示すと図３となり、前掲の図１に示した実施
例１の回路とほぼ同じであるが、前掲の図１の回路構成
に加えて“入出力電極101−電源電極103”間に挿入され
た電源電極側Ｎウェル−Ｎウェルパンチスル−素子108
が追加された構成からなる点で実施例１と異なる。そし
て、この電源電極側Ｎウェル−Ｎウェルパンチスル−素
子108の挿入により、電源電極103に対して入出力電極10
1にマイナス印加された場合にも、このパンチスル−素
子108により内部被保護素子を保護することができる。
なお、その他の構成及び効果は、前記実施例１と同じで
あるのでその説明を省略する。
を回路図で示すと図３となり、前掲の図１に示した実施
例１の回路とほぼ同じであるが、前掲の図１の回路構成
に加えて“入出力電極101−電源電極103”間に挿入され
た電源電極側Ｎウェル−Ｎウェルパンチスル−素子108
が追加された構成からなる点で実施例１と異なる。そし
て、この電源電極側Ｎウェル−Ｎウェルパンチスル−素
子108の挿入により、電源電極103に対して入出力電極10
1にマイナス印加された場合にも、このパンチスル−素
子108により内部被保護素子を保護することができる。
なお、その他の構成及び効果は、前記実施例１と同じで
あるのでその説明を省略する。
【００３５】次に、本実施例２の高耐圧保護回路装置に
ついて、その平面図を示す図４(Ａ)及び図４(Ａ)のＢ−
Ｂ線断面，同Ｃ−Ｃ線断面を示す図４(Ｂ)，(Ｃ)を用い
て説明する。まず、平面図を示す図４(Ａ)を参照して説
明すると、入力電極１は、ガ−ドリングＰ+拡散層４内
に形成されたＮ型ウェル抵抗５内の入出力側Ｎ型ウェル
コンタクトＮ+拡散層７ａに接続され、一方、同じＮ型
ウェル抵抗５内に、Ｐ-拡散層８及びセルフアラインで
形成されたＰ-拡散層コンタクトＰ+拡散層９を挟んで、
向かい側に形成される内部側Ｎ型ウェルコンタクトＮ+
拡散層16より被保護素子電極３に繋がる。このようにし
て可変Ｎウェル抵抗は構成される。
ついて、その平面図を示す図４(Ａ)及び図４(Ａ)のＢ−
Ｂ線断面，同Ｃ−Ｃ線断面を示す図４(Ｂ)，(Ｃ)を用い
て説明する。まず、平面図を示す図４(Ａ)を参照して説
明すると、入力電極１は、ガ−ドリングＰ+拡散層４内
に形成されたＮ型ウェル抵抗５内の入出力側Ｎ型ウェル
コンタクトＮ+拡散層７ａに接続され、一方、同じＮ型
ウェル抵抗５内に、Ｐ-拡散層８及びセルフアラインで
形成されたＰ-拡散層コンタクトＰ+拡散層９を挟んで、
向かい側に形成される内部側Ｎ型ウェルコンタクトＮ+
拡散層16より被保護素子電極３に繋がる。このようにし
て可変Ｎウェル抵抗は構成される。
【００３６】さらに、Ｎ型ウェル抵抗５内の入出力側Ｎ
ウェルコンタクトＮ+拡散層７ａの両側に別のグランド
側Ｎ型ウェル６を形成し、更にその中にグランド側Ｎ型
ウェルコンタクトＮ+拡散層７を形成し、前記Ｐ-拡散層
コンタクトＰ+拡散層９とグランド電極２で接続する。
このようにしてＮウェル−Ｎウェルパンチスル−素子は
構成される。
ウェルコンタクトＮ+拡散層７ａの両側に別のグランド
側Ｎ型ウェル６を形成し、更にその中にグランド側Ｎ型
ウェルコンタクトＮ+拡散層７を形成し、前記Ｐ-拡散層
コンタクトＰ+拡散層９とグランド電極２で接続する。
このようにしてＮウェル−Ｎウェルパンチスル−素子は
構成される。
【００３７】また、Ｎ型ウェル抵抗５内の入出力側Ｎ型
ウェルコンタクトＮ+拡散層７ａの向かい側に更に別の
電源側Ｎ型ウェル14を形成し、更にその中に、電源側Ｎ
型ウェルコンタクトＮ+拡散層15を配置し、電源電極13
に接続する。このようにして電源側Ｎウェル−Ｎウェル
パンチスル−素子は構成される。なお、図４(Ａ)中の10
はコンタクトホ−ルである。
ウェルコンタクトＮ+拡散層７ａの向かい側に更に別の
電源側Ｎ型ウェル14を形成し、更にその中に、電源側Ｎ
型ウェルコンタクトＮ+拡散層15を配置し、電源電極13
に接続する。このようにして電源側Ｎウェル−Ｎウェル
パンチスル−素子は構成される。なお、図４(Ａ)中の10
はコンタクトホ−ルである。
【００３８】次に、図４(Ａ)のＢ−Ｂ線断面を示す図４
(Ｂ)を参照して説明すると、グランド側Ｎ型ウェル６及
びグランド側Ｎ型ウェルコンタクトＮ+拡散層７及びＰ
型サブストレ−ト12内の向かい側のＮ型ウェル抵抗５
で、Ｎウェル−Ｎウェルパンチスル−素子は形成され、
このＮウェル−Ｎウェル間隔で耐圧が決定される。な
お、図４(Ｂ)中、２はグランド電極、１１は層間膜、１
７はフィ−ルド酸化膜である。
(Ｂ)を参照して説明すると、グランド側Ｎ型ウェル６及
びグランド側Ｎ型ウェルコンタクトＮ+拡散層７及びＰ
型サブストレ−ト12内の向かい側のＮ型ウェル抵抗５
で、Ｎウェル−Ｎウェルパンチスル−素子は形成され、
このＮウェル−Ｎウェル間隔で耐圧が決定される。な
お、図４(Ｂ)中、２はグランド電極、１１は層間膜、１
７はフィ−ルド酸化膜である。
【００３９】更に、図４(Ａ)のＣ−Ｃ線断面を示す図４
(Ｃ)を参照して説明すると、Ｎ型ウェル抵抗５内では、
入出力側Ｎ型ウェルコンタクトＮ+拡散層７ａと内部側
Ｎ型ウェルコンタクトＮ+拡散層16の間に、フィ−ルド
酸化膜17により分離されたＰ-拡散層８が存在する。そ
して、入力電極１に高電圧が印加されると、Ｎ型ウェル
抵抗５の電位が上がり、グランド電極２に接続されたＰ
-拡散層８が深く存在するために、このＮ型ウェル−Ｐ-
拡散層８間に空乏層が広がり、Ｎ型ウェル抵抗５の実効
断面積が減少し、抵抗値が増大する。
(Ｃ)を参照して説明すると、Ｎ型ウェル抵抗５内では、
入出力側Ｎ型ウェルコンタクトＮ+拡散層７ａと内部側
Ｎ型ウェルコンタクトＮ+拡散層16の間に、フィ−ルド
酸化膜17により分離されたＰ-拡散層８が存在する。そ
して、入力電極１に高電圧が印加されると、Ｎ型ウェル
抵抗５の電位が上がり、グランド電極２に接続されたＰ
-拡散層８が深く存在するために、このＮ型ウェル−Ｐ-
拡散層８間に空乏層が広がり、Ｎ型ウェル抵抗５の実効
断面積が減少し、抵抗値が増大する。
【００４０】また、Ｎ型ウェル抵抗５、Ｐ型サブストレ
−ト12、電源側Ｎ型ウェル１４で電源側Ｎウェル−Ｎウ
ェルパンチスル−素子を構成する。なお、図４(Ｃ)中、
３は被保護素子電極、９はＰ-拡散層コンタクトＰ+拡散
層、１１は層間膜、１３は電源電極、１５は電源側Ｎ型
ウェルコンタクトＮ+拡散層である。
−ト12、電源側Ｎ型ウェル１４で電源側Ｎウェル−Ｎウ
ェルパンチスル−素子を構成する。なお、図４(Ｃ)中、
３は被保護素子電極、９はＰ-拡散層コンタクトＰ+拡散
層、１１は層間膜、１３は電源電極、１５は電源側Ｎ型
ウェルコンタクトＮ+拡散層である。
【００４１】
【発明の効果】以上説明したように本発明は、従来の高
耐圧保護回路装置に比べ、Ｎウェル及び高圧Ｐチャネル
ＭＯＳで用いられるＰ-拡散層で主に構成されるので、
付加工程がなく、Ｎウェル自体の抵抗値も低いため(断
面積が大きいことによる)、小型化することができる効
果が生じる。
耐圧保護回路装置に比べ、Ｎウェル及び高圧Ｐチャネル
ＭＯＳで用いられるＰ-拡散層で主に構成されるので、
付加工程がなく、Ｎウェル自体の抵抗値も低いため(断
面積が大きいことによる)、小型化することができる効
果が生じる。
【図１】本発明の第１の実施例(実施例１)による等価回
路図。
路図。
【図２】本発明の第１の実施例(実施例１)の高耐圧保護
回路装置の構成(構造)を説明する図であって、このうち
(Ａ)はその平面図、(Ｂ)は(Ａ)のＡ−Ａ線断面図。
回路装置の構成(構造)を説明する図であって、このうち
(Ａ)はその平面図、(Ｂ)は(Ａ)のＡ−Ａ線断面図。
【図３】本発明の第２の実施例(実施例２)による等価回
路図。
路図。
【図４】本発明の第２の実施例(実施例２)の高耐圧保護
回路装置の構成(構造)を説明する図であって、このうち
(Ａ)はその平面図、(Ｂ)は(Ａ)のＢ−Ｂ線断面図、(Ｃ)
は(Ａ)のＣ−Ｃ線断面図。
回路装置の構成(構造)を説明する図であって、このうち
(Ａ)はその平面図、(Ｂ)は(Ａ)のＢ−Ｂ線断面図、(Ｃ)
は(Ａ)のＣ−Ｃ線断面図。
【図５】従来の高耐圧静電保護回路装置Ｉの等価回路
図。
図。
【図６】従来の高耐圧静電保護回路装置Ｉを説明する図
であって、このうち(Ａ)はその平面図、(Ｂ)は(Ａ)のＤ
−Ｄ線断面図、(Ｃ)は(Ａ)のＥ−Ｅ線断面図。
であって、このうち(Ａ)はその平面図、(Ｂ)は(Ａ)のＤ
−Ｄ線断面図、(Ｃ)は(Ａ)のＥ−Ｅ線断面図。
【図７】従来の高耐圧静電保護回路装置IIの等価回路
図。
図。
【図８】従来の高耐圧静電保護回路装置IIを説明する図
であって、このうち(Ａ)はその平面図、(Ｂ)は(Ａ)のＦ
−Ｆ線断面図、(Ｃ)は(Ａ)のＧ−Ｇ線断面図。
であって、このうち(Ａ)はその平面図、(Ｂ)は(Ａ)のＦ
−Ｆ線断面図、(Ｃ)は(Ａ)のＧ−Ｇ線断面図。
１ 入力電極 ２ グランド電極 ３ 被保護素子電極 ４ ガ−ドリングＰ+拡散層 ５ Ｎ型ウェル抵抗 ６ グランド側Ｎ型ウェル ７ グランド側Ｎ型ウェルコンタクトＮ+拡散層 ７ａ 入出力側Ｎ型ウェルコンタクトＮ+拡散層 ８ Ｐ-拡散層 ９ Ｐ-拡散層コンタクトＰ+拡散層 １０ コンタクトホ−ル １１ 層間膜 １２ Ｐ型サブストレ−ト １３ 電源電極 １４ 電源側Ｎ型ウェル １５ 電源側Ｎ型ウェルコンタクトＮ+拡散層 １６ 内部側Ｎ型ウェルコンタクトＮ+拡散層 １７ フィ−ルド酸化膜 １８ ポリシリ抵抗 １９ ＮｃｈＴｒゲ−トポリシリコン ２０ ガ−ドリングＮ+拡散層 ２１ Ｎウェル ２２ ＰｃｈＴｒゲ−トポリシリコン ２３ ＰｃｈＴｒフィ−ルド ２４ ＮｃｈＴｒフィ−ルド ２５ Ｎ-拡散層 ２６ Ｎ-拡散層コンタクトＮ+拡散層 ２７ ゲ−ト酸化膜 ２８ 高濃度Ｎウェル ２９ 高濃度Ｐウェル １０１ 入出力電極 １０２ 被保護素子電極 １０３ 電源電極 １０４ Ｎウェル−サブストレ−トダイオ−ド １０５ Ｎウェル−Ｐ-ダイオ−ド １０６ Ｎウェル−Ｎウェルパンチスル−素子 １０７ Ｎウェル可変抵抗 １０８ 電源電極側Ｎウェル−Ｎウェルパンチスル−素
子 １０９ Ｐｃｈゲ−トオフトランジスタ型ダイオ−ド １１０ Ｎｃｈゲ−トオフトランジスタ型ダイオ−ド １１１ 固定抵抗 １１２ Ｐｃｈ側ジャンクションダイオ−ド １１３ Ｎｃｈ側ジャンクションダイオ−ド
子 １０９ Ｐｃｈゲ−トオフトランジスタ型ダイオ−ド １１０ Ｎｃｈゲ−トオフトランジスタ型ダイオ−ド １１１ 固定抵抗 １１２ Ｐｃｈ側ジャンクションダイオ−ド １１３ Ｎｃｈ側ジャンクションダイオ−ド
Claims (3)
- 【請求項１】 第２導電型サブストレ−ト中に形成され
た第１導電型第１ウェル及びその近傍に接地された別の
第１導電型第２ウェルを有し、前記第１ウェル中に、前
記第２ウェルと同一電源に接地された第２導電型拡散層
が存在し、さらに、該第２導電型拡散層の両側に第１導
電型の高濃度拡散層が存在し、一方の第１導電型の高濃
度拡散層の入出力端子に接続される側の拡散層を前記第
２ウェルと向き合わせ、他方の第１導電型の高濃度拡散
層は内部回路に接続する構成とすることで、また、入出
力にウェルによるパンチスル−素子と入力電圧により入
力抵抗が変動する抵抗を付加する構成とすることで、静
電破壊より内部回路を保護することを特徴とする半導体
集積回路装置。 - 【請求項２】 入出力電極−グランド間に挿入されたＮ
ウェル−サブストレ−トダイオ−ド、これと同一箇所に
並列に挿入されたＮウェル−Ｎウェルパンチスル−素
子、さらに同一箇所に並列に挿入されたＮウェル内のＰ
-で形成されるＮウェル−Ｐ-ダイオ−ドで回路を構成
し、かつ、入出力電極−被保護素子電極間に挿入された
Ｎウェル可変抵抗で回路を構成してなることを特徴とす
る高耐圧保護回路装置に係る半導体集積回路装置。 - 【請求項３】 入出力電極−グランド間に挿入されたＮ
ウェル−サブストレ−トダイオ−ド、これと同一箇所に
並列に挿入されたＮウェル−Ｎウェルパンチスル−素
子、さらに同一箇所に並列に挿入されたＮウェル内のＰ
-で形成されるＮウェル−Ｐ-ダイオ−ドで回路を構成
し、かつ、入出力電極−被保護素子電極間に挿入された
Ｎウェル可変抵抗、入出力電極−電源電極間に挿入され
た電源電極側Ｎウェル−Ｎウェルパンチスル−素子で回
路を構成してなることを特徴とする高耐圧保護回路装置
に係る半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27650195A JP3283736B2 (ja) | 1995-09-30 | 1995-09-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27650195A JP3283736B2 (ja) | 1995-09-30 | 1995-09-30 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0997844A true JPH0997844A (ja) | 1997-04-08 |
| JP3283736B2 JP3283736B2 (ja) | 2002-05-20 |
Family
ID=17570348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27650195A Expired - Lifetime JP3283736B2 (ja) | 1995-09-30 | 1995-09-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3283736B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000067235A (ko) * | 1999-04-26 | 2000-11-15 | 김영환 | 정전기 보호용 트랜지스터 |
| US6281553B1 (en) | 1997-11-12 | 2001-08-28 | Nec Corporation | Semiconductor device, electrostatic discharge protection device, and dielectric breakdown preventing method |
| US6384453B1 (en) | 1998-10-09 | 2002-05-07 | Nec Corporation | High withstand voltage diode and method for manufacturing same |
| JP2008235612A (ja) * | 2007-03-21 | 2008-10-02 | Denso Corp | 保護素子 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5842269A (ja) * | 1981-09-05 | 1983-03-11 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｉｓ型可変抵抗器 |
| JPS59107559A (ja) * | 1982-10-20 | 1984-06-21 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 集積回路 |
| JPH05267588A (ja) * | 1992-03-24 | 1993-10-15 | Nissan Motor Co Ltd | 半導体保護装置 |
-
1995
- 1995-09-30 JP JP27650195A patent/JP3283736B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5842269A (ja) * | 1981-09-05 | 1983-03-11 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｉｓ型可変抵抗器 |
| JPS59107559A (ja) * | 1982-10-20 | 1984-06-21 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 集積回路 |
| JPH05267588A (ja) * | 1992-03-24 | 1993-10-15 | Nissan Motor Co Ltd | 半導体保護装置 |
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| US6384453B1 (en) | 1998-10-09 | 2002-05-07 | Nec Corporation | High withstand voltage diode and method for manufacturing same |
| KR20000067235A (ko) * | 1999-04-26 | 2000-11-15 | 김영환 | 정전기 보호용 트랜지스터 |
| JP2008235612A (ja) * | 2007-03-21 | 2008-10-02 | Denso Corp | 保護素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3283736B2 (ja) | 2002-05-20 |
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Free format text: PAYMENT UNTIL: 20090301 Year of fee payment: 7 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110301 Year of fee payment: 9 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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