JP2009187987A - 半導体装置 - Google Patents
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Abstract
【課題】 厳格な耐圧性を要求されず、且つ過電圧印加時においてもサージ電流による破壊が生じにくい半導体装置を提供する。
【解決手段】 高濃度P型のコンタクト領域17及び18の間に係るP型の第1不純物拡散領域13によってP型の半導体基板11の基板面に平行な方向に抵抗を構成し、第1不純物拡散領域13とNウェル12の間、及びNウェル12と半導体基板11の間において夫々異なる整流方向のダイオードを半導体基板11の基板面に垂直な方向に構成し、第1不純物拡散領域13とNウェル12若しくはウェル12より高濃度N型の第2不純物拡散領域14の間、並びに、Nウェル12若しくは第2不純物拡散領域14と基板より高濃度P型の第3不純物拡散領域21の間において、夫々異なる整流方向のダイオードを半導体基板11の基板面に平行な方向に構成する。
【選択図】 図1
【解決手段】 高濃度P型のコンタクト領域17及び18の間に係るP型の第1不純物拡散領域13によってP型の半導体基板11の基板面に平行な方向に抵抗を構成し、第1不純物拡散領域13とNウェル12の間、及びNウェル12と半導体基板11の間において夫々異なる整流方向のダイオードを半導体基板11の基板面に垂直な方向に構成し、第1不純物拡散領域13とNウェル12若しくはウェル12より高濃度N型の第2不純物拡散領域14の間、並びに、Nウェル12若しくは第2不純物拡散領域14と基板より高濃度P型の第3不純物拡散領域21の間において、夫々異なる整流方向のダイオードを半導体基板11の基板面に平行な方向に構成する。
【選択図】 図1
Description
本発明は、半導体装置に関し、特にサージ等の過電圧印加時における静電破壊防止用素子を備える半導体装置に関する。
下記特許文献1に開示された従来の静電破壊防止用素子として機能する半導体装置の構造を図16に示す。図16において、(a)が平面図、(b)が断面構造図、(c)が等価回路図を夫々表している。尚、図16(b)は、図16(a)内の直線B−B’で切断した断面構造を表している。又、図16(c)では、CMOSインバータ112の出力端子に従来の半導体装置100を保護ダイオード111を介して接続した状態の回路図が図示されている。
図16に示すように、従来の半導体装置100は、P型半導体基板101上にNウェル102が離間して複数形成されており、その複数のNウェル102に重なるように、湾曲してポリシリコン膜103が形成されている。ポリシリコン膜103は、湾曲する領域において、アルミニウム膜104で被覆されている。
又、Nウェル102内において、湾曲領域に係るポリシリコン膜103の下層には、高濃度のP+領域120が形成され、コンタクト領域を構成する。このP+領域120とアルミニウム膜104、並びにアルミニウム膜104と湾曲部に係るポリシリコン膜103が夫々電気的に接続されることで、ポリシリコン膜103とP+領域120とが電気的に接続される。又、P+領域120はNウェル102内に形成されているため、両者間でダイオード接続が形成される。更に、Nウェル102とP型半導体基板101との間にもダイオード接続が形成される。
図16(a)に示す構造の場合、d1方向に延伸するポリシリコン膜103が3ライン形成されており、各ラインを構成するポリシリコン膜103によって3つの抵抗R1、R2、R3が構成されることとなる(図16(c)参照)。
図16(c)に示すように、P+領域120とNウェル102の間においてダイオード117が形成され、更に、Nウェル102とP型基板101の間において、ダイオード117と整流方向の反転したダイオード119が形成される。又、ラインを構成する各ポリシリコン膜103、素子分離のためのフィールド酸化膜106、及びNウェル102によって寄生容量118が形成される。
図16(c)のように構成されるとき、端子108に正負両極性の電圧が印加された場合であっても、ダイオード117又はダイオード119の何れかによって電流を遮断することができる。又、サージ等の過電圧が印加された場合には、ダイオード117又はダイオード119がブレークダウンし、動作抵抗として作用することで、過電圧印加によって発生した電流が、各ダイオード117に分流するため、ポリシリコン膜103の溶断を防止することができる。
しかしながら、図16に示す従来構成の場合、過電圧が印加すると、各コンタクト105の領域において離間して形成された各ダイオード間にある多結晶シリコン103内で電圧が発生し、これにより過電圧が印加された入力端子近くに存在するダイオードにサージ電流が集中する。このため、静電破壊を起こさないようにするには、十分高い耐圧性が要求されるため、設計条件が厳しくなり製造に困難性を伴う。
又、多結晶シリコン103は通常薄膜で構成されるため、サージ電流が多結晶シリコン103内を流れることで、マイグレーションが発生し溶断を生じる可能性がある。更に、図16(b)に示すように、多結晶シリコン103はフィールド酸化膜106上に形成されており放熱性が低いため、サージ電流が流れることで多結晶シリコン103が高熱になりやすく、マイグレーションを誘発しやすい。
本発明は上記の問題点に鑑み、厳格な耐圧性を要求されず、且つ過電圧印加時においてもサージ電流による破壊が生じにくい半導体装置を提供することを目的とする。
上記目的を達成するための本発明に係る半導体装置は、第1導電型の半導体基板上に形成された前記第1導電型とは異なる第2導電型のウェル領域と、少なくとも前記ウェル領域内に係る一部の基板表面に形成された前記第1導電型の第1不純物拡散領域と、前記第1不純物拡散領域内に係る一部の基板表面に離間形成された、前記第1不純物拡散領域よりも高濃度の前記第1導電型の第1コンタクト領域及び第2コンタクト領域と、前記第1不純物拡散領域の外周部の一部、及び、基板表面に前記第1不純物拡散領域が形成されていない領域に係る前記ウェル領域の外周部の一部に重なるように、前記第1又は第2コンタクト領域の近傍に形成された、前記ウェル領域より高濃度の前記第2導電型の第2不純物拡散領域と、前記第2不純物拡散領域の外側であって前記第1及び第2コンタクト領域の形成側とは反対側に、一部が前記第2不純物拡散領域に接触して形成された、前記半導体基板よりも高濃度の前記第1導電型の第3不純物拡散領域と、前記第3不純物拡散領域内に係る一部の基板表面に、前記第3不純物拡散領域よりも高濃度の前記第1導電型の第3コンタクト領域と、を備えてなり、前記第1コンタクト領域と前記第2コンタクト領域の間に係る前記第1不純物拡散領域によって、前記半導体基板の基板面に平行な方向に抵抗を構成し、前記ウェル領域を経由する前記第1不純物拡散領域と前記半導体基板の間において、夫々異なる整流方向のダイオードの直列回路を前記半導体基板の基板面に垂直な方向に構成し、前記ウェル領域若しくは前記第2不純物拡散領域を経由する前記第1不純物拡散領域と前記第3不純物拡散領域の間において、夫々異なる整流方向のダイオードの直列回路を前記半導体基板の基板面に平行な方向に構成することを第1の特徴とする。
本発明に係る半導体装置の上記第1の特徴構成によれば、第1不純物拡散領域とウェル領域とで構成されるダイオードと、ウェル領域と半導体基板とで構成されるダイオードが形成され、これらのダイオードは互いに整流方向が異なる構成である。そして、第1不純物拡散領域、ウェル領域、及び半導体基板が上から順次この順に形成されている領域の範囲内において、これらのダイオードが基板面に平行方向に分布定数的に形成される。
このため、過電圧が印加されたダイオードがブレークダウンしてサージ電流が半導体基板側へ導かれる際、分布定数的に構成されたダイオードによって基板に対して複数の電流経路が並列に構成されることとなる。即ち、過電圧印加時に発生したサージ電流は、複数の電流経路に分流して半導体基板へと導かれるため、第1不純物拡散領域と半導体基板の間に大電流が流れるのを回避することができ、絶縁破壊を防止することができる。そして、整流方向が正逆両極性のダイオードが構成されているため、入力される電圧信号が正負何れの場合であっても、通常動作時において基板或いは第3不純物拡散領域側に当該電圧信号が流出することがなく、かつ、過電圧信号入力時には、サージ電流を基板側へ導くことができる。
そして、第1コンタクト領域と第2コンタクト領域との間には、半導体基板の基板面に平行方向に、第1不純物拡散領域によって構成された抵抗が介装される。このため、ブレークダウン発生時においては、当該抵抗を介する電流経路よりもダイオードを介して基板側に接続される電流経路の方が低抵抗状態となるため、発生したサージ電流の殆どを、後者の電流経路を介して基板側へと導くことができる。これによってコンタクト領域に接続された保護回路にサージ電流が流出するのを保護することができる。
更に、本発明に係る半導体装置の場合、抵抗を第1不純物拡散領域で実現することができるため放熱性に優れ、従来構成のように多結晶シリコン内をサージ電流が流れることでマイグレーションを誘発するという問題が生じることはない。又、多結晶シリコン膜等の抵抗構成材料を新たに形成する必要がなく、ダイオードの一部を構成する第1不純物拡散領域によって抵抗をも兼ねる構成であるため、サージ電流による絶縁破壊を回避する機構を備えつつもレイアウトを縮小することが可能となる。
又、本発明に係る半導体装置は、上記第1の特徴構成に加えて、少なくとも前記第1コンタクト領域及び前記第2コンタクト領域の内の出力側に係るコンタクト領域近傍に形成された前記第3不純物拡散領域と前記第1不純物拡散領域との間を、前記第1導電型の不純物拡散領域によって相互に連絡する抵抗が、前記半導体基板の基板面に平行な方向に構成されていることを第2の特徴とする。
本発明に係る半導体装置の上記第2の特徴構成によれば、第1不純物拡散領域と第3不純物拡散領域とが、不純物拡散領域で構成される抵抗を介して電気的に接続される構成となる。このため、入力側のコンタクト領域から電圧ノイズ(ブレークダウンが発生しない範囲内で変動する電圧信号)が印加された場合、前記の抵抗を介して第3不純物拡散領域へ逃がすことができ、出力側のコンタクト領域に接続された保護対象回路(例えばMOSトランジスタ等)に印加されるのを防止することができる。
又、本発明に係る半導体装置は、上記第1又は第2の特徴構成に加えて、前記第3不純物拡散領域内に係る一部の基板表面に、前記ウェル領域より高濃度の前記第2導電型の第4不純物拡散領域を有し、前記第4不純物拡散領域及び前記第3コンタクト領域が、同一ノードに接続されていることを第3の特徴とする。
本発明に係る半導体装置の上記第3の特徴構成によれば、第3不純物拡散領域内に導電型の異なる第4不純物拡散領域を更に備えることで、パンチスルーデバイスを構成することができる。これにより、過電圧印加時に発生するサージ電流を速やかに第3不純物拡散領域側に導き、電圧上昇を抑制して保護対象回路を保護することができる。
又、本発明に係る半導体装置は、上記第1〜第3の何れか一の特徴構成に加えて、複数の前記第2不純物拡散領域が相互に離間して形成され、前記各第2不純物拡散領域夫々に対して前記第3不純物拡散領域の一部が接触することで、複数の前記第3不純物拡散領域が相互に離間して形成されることを第4の特徴とする。
又、本発明に係る半導体装置は、上記第1〜第4の何れか一の特徴構成に加えて、前記第2不純物拡散領域と、前記第1、第2、及び第3コンタクト領域とが、フィールド酸化膜で相互に分離されていることを第5の特徴とする。
又、本発明に係る半導体装置は、上記第1〜第5の何れか一の特徴構成に加えて、前記第2コンタクト領域とゲートとが電気的に接続され、ソースと前記第3コンタクト領域とが電気的に接続されたMOSトランジスタを備え、前記ソース及び前記第3コンタクト領域が所定の電位線と接続されており、前記第3不純物拡散領域と前記第1不純物拡散領域とが連続して形成されていることを第6の特徴とする。
又、本発明に係る半導体装置は、上記第6の特徴に加えて、前記第1不純物拡散領域内に係る一部の基板表面に離間して複数の前記第2コンタクト領域を有し、複数の前記第2コンタクト領域の何れもが前記ゲートと電気的に接続されていることを第7の特徴とする。
又、本発明に係る半導体装置は、上記第6又は第7の特徴に加えて、前記MOSトランジスタが前記半導体基板上に形成されていることを第8の特徴とする。
本発明に係る半導体装置の上記第6〜第8の特徴構成によれば、過電圧保護機能を備えたスイッチング素子を実現することができる。
本発明の構成によれば、厳格な耐圧性を要求されず、且つ過電圧印加時においてもサージ電流による破壊が生じにくい半導体装置を実現することができる。
以下において、本発明に係る半導体装置(以下、適宜「本発明装置」と称する)の各実施形態について図面を参照して説明する。
[第1実施形態]
本発明装置の第1実施形態(以下、適宜「本実施形態」と称する)について、図1〜図4の各図を参照して説明する。尚、以下の各図面において示される平面構造図並びに断面構造図は、何れも模式的に図示されたものであり、図面上の寸法比と実際の寸法比とは必ずしも一致するものではない。
本発明装置の第1実施形態(以下、適宜「本実施形態」と称する)について、図1〜図4の各図を参照して説明する。尚、以下の各図面において示される平面構造図並びに断面構造図は、何れも模式的に図示されたものであり、図面上の寸法比と実際の寸法比とは必ずしも一致するものではない。
図1は、本実施形態に係る本発明装置の概略構造図であり、(a)に平面図を、(b)及び(c)に断面図を示している。尚、(b)は、(a)内の線L1−L2線で切断した断面図であり、(c)は、(a)内の線L3−L4線で切断した断面図である。又、図2は、本実施形態に係る本発明装置を等価的に示す回路図である。
図1に示される本発明装置1は、P型半導体基板11、N型ウェル12、P型不純物拡散領域13(以下、「第1不純物拡散領域13」と記載)、Nウェル12より高濃度のN型不純物拡散領域14(以下、「第2不純物拡散領域14」)と記載、第1不純物拡散領域13より高濃度P型のコンタクト領域17〜19(以下、夫々「第1コンタクト領域17」、「第2コンタクト領域18」、「第3コンタクト領域19」と記載)、P型不純物拡散領域21(以下、「第3不純物拡散領域21」と記載)、フィールド酸化膜22、入力端子31、及び出力端子32を備える。
P型半導体基板11上にNウェル12が形成されており、Nウェル12内に係る基板表面の一部には、低濃度P型の第1不純物拡散領域13が形成されている。そして、この第1不純物拡散領域13内に係る一部の基板表面には、当該第1不純物拡散領域13よりも高濃度P型の第1コンタクト領域17及び第2コンタクト領域18が、相互に離間して形成されている。そして、第1コンタクト領域17と入力端子31、第2コンタクト領域18と出力端子32が、夫々電気的に接続されている。
又、第1不純物拡散領域13の外周部の一部、及び基板面に第1不純物拡散領域13が形成されていない領域に係るNウェル12の外周部の一部に重なるように、Nウェル12より高濃度N型の第2不純物拡散領域14が形成されている。この第2不純物拡散領域14は、第1コンタクト領域17及び第2コンタクト領域18の近傍に、相互に離間して形成されている。
又、前記第2不純物拡散領域14の外側であって、第1コンタクト領域17及び第2コンタクト領域18の形成側とは反対側において、一部が第2不純物拡散領域14に接触するように、半導体基板11よりも高濃度P型の第3不純物拡散領域21が形成されている。本実施形態では、第1コンタクト領域17近傍、及び第2コンタクト領域18近傍に形成された各第3不純物拡散領域21が、第1不純物拡散領域13と離間して形成されている。
又、第3不純物拡散領域21内に係る一部の基板表面において、第3不純物拡散領域よりも高濃度P型の第3コンタクト領域19が形成されている。この第3コンタクト領域19は、接地線と電気的に接続されている。これにより、半導体基板11も接地線と同電位となっている。
そして、図1(b)及び(c)に示すように、高濃度拡散領域(各コンタクト領域17〜19、及び第2不純物拡散領域14)が、フィールド酸化膜22によって素子分離されている。
このように構成されるとき、入力端子31と出力端子32とが、第1不純物拡散領域13を介して電気的に接続される。第1不純物拡散領域13は、低濃度の不純物拡散領域であるため一定の抵抗成分を有する。即ち、入力端子31(に電気的に接続される第1コンタクト領域17)と、出力端子32(に電気的に接続される第2コンタクト領域18)との間には、図2に示すように、半導体基板1の基板面に平行方向に、第1不純物拡散領域13によって構成された抵抗R1が介装されることとなる。
更に、第1不純物拡散領域13とNウェル12とでダイオードD1が構成され、Nウェル12とP型半導体基板11とでダイオードD2が構成される。これらのダイオードD1、D2の直列回路は半導体基板1の基板面に垂直な方向に構成され、互いに整流方向が異なる(図2参照)。
尚、図2では、ダイオードD1及びD2を夫々一つのダイオードのみで表記しているが、実際は、第1不純物拡散領域13、Nウェル12、及び半導体基板11が上から順次この順に形成されている領域の範囲内において、前記ダイオードD1及びD2が基板面に平行方向に分布定数的に形成される。又、抵抗R1においても、第1不純物拡散領域13が形成されている領域の範囲内において、基板面に平行方向に分布定数的に形成される。
又、第1不純物拡散領域13とNウェル12若しくは第2不純物拡散領域14とでダイオードD3が構成され、Nウェル12若しくは第2不純物拡散領域14と第3不純物拡散領域21とでダイオードD4が構成される。これらのダイオードD3、D4の直列回路は基板面に平行な方向に構成され、互いに整流方向が異なる(図2参照)。
このように構成されるとき、出力端子32に内部回路を接続し、入力端子31から所定の電圧信号を入力すると、入力された電圧信号が、第1コンタクト領域17、第1不純物拡散領域13、第2コンタクト領域18を介して出力端子32から出力され、出力端子32に接続された内部回路に供給される。第1不純物拡散領域13の下方領域及び外周領域には、何れも整流方向が正逆両極性のダイオードが構成されているため、入力される電圧信号が正負何れの場合であっても、通常動作時において基板1或いは第3不純物拡散領域21側に当該電圧信号が流出することはない。
そして、入力端子31から過電圧信号が入力されると、ダイオードD1及びD2の内で逆方向接続を構成するダイオード、若しくは、ダイオードD3及びD4の内で逆方向接続を構成するダイオードがブレークダウンし、導通される。これにより、過電圧によって発生したサージ電流を接地線に導き、当該サージ電流が出力端子32から内部回路へ流出するのを回避することができる。
特に、入力端子31と出力端子32の間に抵抗R1が構成されているため、ブレークダウン発生時においては、抵抗R1を介する電流経路よりもダイオードを介して接地線に接続される電流経路の方が低抵抗状態となるため、発生したサージ電流の殆どを、後者の電流経路を介して接地線へと導くことができる。これによってサージ電流が出力端子32から当該出力端子32に接続されている素子若しくは回路(以下、「保護対象回路」と記載)内へ流入するのを回避でき、保護対象回路を過電圧から保護することができる。
従って、過電圧が発生したときに、より確実にサージ電流を接地線に導くためには、入力端子31と出力端子32との間に構成される抵抗R1を大きくすべく、第1不純物拡散領域13内において両端子間を一定程度離隔しておくことが望ましい。これによって、ブレークダウン後のダイオードを介して接地線に接続される電流経路よりも経路内の抵抗値を十分大きくすることができるため、サージ電流を確実に接地線に導くことができる。
一方で、前記のとおり、ダイオードD1及びD2は、半導体基板11の基板面に平行な方向に分布定数的に構成される。このため、ダイオードがブレークダウンしてサージ電流が基板11側へ導かれる際、分布定数的に構成されたダイオードD1及びD2によって基板11に対して複数の電流経路が並列に構成されることとなる。即ち、過電圧印加時に発生したサージ電流は、複数の電流経路に分流して半導体基板11へと導かれるため、第1不純物拡散領域13と半導体基板11の間に大電流が流れるのを回避することができ、絶縁破壊を防止することができる。
そして、本発明装置1の場合、抵抗R1を半導体基板11上の第1不純物拡散領域13で実現することができるため放熱性に優れ、従来構成のように多結晶シリコン内をサージ電流が流れることでマイグレーションを誘発するという問題が生じることはない。又、多結晶シリコン膜等の抵抗構成材料を新たに形成する必要がなく、ダイオードD1の一部を構成する第1不純物拡散領域13によって抵抗R1をも兼ねる構成であるため、サージ電流による絶縁破壊を回避する機構を備えつつもレイアウトを縮小することが可能となる。又、ダイオードD1及びD2、並びにD3及びD4によって、相互に整流方向の異なるダイオードが第1不純物拡散領域13に接して形成されているため、入力端子31から正負何れの極性の過電圧が印加された場合であっても、出力端子32から保護対象回路内へサージ電流が流入するのを防止することができる。
次に、本発明装置1の製造方法につき、説明する。図3は、本発明装置1の製造工程を示す工程断面図である。図3(a)に示すように、比抵抗40Ωcm〜150Ωcm程度のP型半導体基板11上に、レジストパターンをマスクとして選択的にN型不純物イオン注入を行って、Nウェル12を形成する(ステップ#1)。具体的には、120〜180keV程度の注入エネルギ、3×1012〜5×1012ions/cm2のドーズ量でリンイオンを注入した後、1200℃程度で8〜12時間程度の熱拡散を行って、5×1015〜7×1015/cm3程度の不純物濃度、6〜9μm程度の注入深さでNウェル12を形成する。その後、フィールド酸化膜22を1000〜1300nm程度の膜厚で成膜する(ステップ#2)。
尚、ステップ#1において、利用するP型半導体基板11の比抵抗は、接合耐圧に応じて適宜決定すれば良い。
次に、図3(b)に示すように、レジストパターンをマスクとして、選択的にP型不純物イオン注入を行って、第1不純物拡散領域13、第3不純物拡散領域21を形成する(ステップ#3)。具体的には、500〜700keV程度の注入エネルギ、1×1013〜3×1013ions/cm2程度のドーズ量でホウ素イオンを注入した後、1150℃程度で4〜6時間程度の熱拡散を行って、4×1016〜6×1016/cm3程度の不純物濃度、1.0〜1.5μm程度の注入深さで第1不純物拡散領域13を形成する。
次に、図3(c)に示すように、レジストパターンをマスクとして選択的に高濃度でN型不純物イオン注入を行って第2不純物拡散領域14を形成する(ステップ#4)。更に、レジストパターンをマスクとして選択的に高濃度でP型不純物イオン注入を行ってコンタクト領域17〜19を形成する(ステップ#5)。具体的には、60〜100keV程度の注入エネルギ、3×1015〜5×1015ions/cm2程度のドーズ量で砒素イオンを注入し、60〜100keV程度の注入エネルギ、3×1015〜5×1015ions/cm2程度のドーズ量でBF2イオンを注入する。イオン注入後、適宜熱拡散処理を行うことで、第2不純物拡散領域14及びコンタクト領域17〜19が形成される。
即ち、本発明装置1によれば、通常の不純物拡散領域形成工程によって容易に形成することができるため、製造に際し特別な技術を必要とせず、汎用性が極めて高い。
尚、図4に示すように、図1に示す本発明装置1の出力端子32(第2コンタクト領域18)にゲート端子が接続されたMOSトランジスタ41を備える構成としても良い。このような構成とするとき、本発明装置1aによって、過電圧保護機構を備えたスイッチング素子を実現することができる。即ち、過電圧が印加された場合であっても、MOSトランジスタ41のゲート−ソース/ドレイン間に高電圧が与えられて絶縁破壊が生じるのを防ぐことができる。尚、図4では、MOSトランジスタ41のソースを接地している。
図4の構成では、ダイオードがブレークダウンを生じさせるブレークダウン電圧が30〜50V程度となる。従って、ゲートの絶縁耐圧が60V程度に設定されたMOSトランジスタ41において、ゲート耐圧より高い過電圧が印加された場合であっても、ゲートが絶縁破壊を生じる前にブレークダウンが発生して基板11側にサージ電流を導くことができ、MOSトランジスタ41を絶縁破壊から保護することができる。
更に、図4に示すMOSトランジスタ41を、図1に示す半導体装置1と同一の基板上に構成することで、過電圧保護機構を備えたスイッチング素子としての半導体装置1aを実現することができる。このとき、上記ステップ#4及び#5に係るイオン注入工程において、MOSトランジスタを構成するドレイン/ソース拡散領域を形成するためのイオン注入を同時に行うものとして良い。
[第2実施形態]
本発明装置の第2実施形態(以下、適宜「本実施形態」と称する)につき、図5及び図6を参照して説明する。尚、第1実施形態と同一の構成要素については同一の符号を付し、記載の重複を避けるべくその説明を簡略化又は割愛する。
本発明装置の第2実施形態(以下、適宜「本実施形態」と称する)につき、図5及び図6を参照して説明する。尚、第1実施形態と同一の構成要素については同一の符号を付し、記載の重複を避けるべくその説明を簡略化又は割愛する。
又、本実施形態以後の各実施形態では、図4に示す第1実施形態の本発明装置1aと同様、第2コンタクト領域18にゲート端子が接続されたMOSトランジスタ41を、同一の半導体基板11上に備えるものとして説明する。しかし、当然ながら第1実施形態と同様、第2コンタクト領域18に接続される出力端子32にMOSトランジスタ41以外の電気的素子若しくは回路を接続することも可能である。
図5に示す本発明装置1bは、第1実施形態に係る本発明装置1aと比較して、第3不純物拡散領域21と第1不純物拡散領域13とが、P型の不純物拡散領域24によって連絡されている点が異なる。この不純物拡散領域24は、第1不純物拡散領域13と同程度の不純物濃度であるものとする。
図5は、本実施形態に係る本発明装置の概略構造図であり、(a)に平面図を、(b)及び(c)に断面図を示している。尚、(b)は、(a)内の線L1−L2線で切断した断面図であり、(c)は、(a)内の線L3−L4線で切断した断面図である。又、図6は、本実施形態に係る本発明装置を等価的に示す回路図である。
図5に示すように、本発明装置1bによれば、第3不純物拡散領域21と第1不純物拡散領域13とが、同じP型の不純物拡散領域24を介して連絡されている。不純物拡散領域24は、第1不純物拡散領域13と同程度の不純物濃度であるところ、第1不純物拡散領域13と第3不純物拡散領域21とが、等価的に不純物拡散領域24で構成される抵抗R2を介して電気的に接続されているものと表現することができる(図6参照)。尚、実際には、第3不純物拡散領域21が接地線と接続されているため、第1不純物拡散領域13が抵抗R2を介して接地されていると捉えることができる。
かかる構成とすることで、入力端子31から電圧ノイズ(ブレークダウンが発生しない範囲内で変動する電圧信号)が印加された場合、抵抗R2を介して接地線へ逃がすことができ、ノイズ電圧がMOSトランジスタ41のゲート端子に印加されるのを防止することができる。
又、他の構成要素は、第1実施形態と同一であるため、第1実施形態に係る本発明装置1、1aと同様の効果を奏することができる。
上記説明において、第1不純物拡散領域13と第3不純物拡散領域21が不純物拡散領域24を介して連絡されていると記載したが、実際に本発明装置1bを製造するに際しては、第1実施形態の製造過程におけるステップ#3において、第1不純物拡散領域、第3不純物拡散領域、及び不純物拡散領域24をイオン注入によって同時に形成するものとすることができる。即ち、かかる場合、第1不純物拡散領域13と第2コンタクト領域18近傍の第3不純物拡散領域21、及び不純物拡散領域24が一体となったP型不純物拡散領域が一時に形成される。尚、その他の製造工程については、第1実施形態と同一の方法で実現できる。
[第3実施形態]
本発明装置の第3実施形態(以下、適宜「本実施形態」と称する)につき、図7〜図10の各図を参照して説明する。尚、第1又は第2実施形態と同一の構成要素については同一の符号を付し、記載の重複を避けるべくその説明を簡略化又は割愛する。
本発明装置の第3実施形態(以下、適宜「本実施形態」と称する)につき、図7〜図10の各図を参照して説明する。尚、第1又は第2実施形態と同一の構成要素については同一の符号を付し、記載の重複を避けるべくその説明を簡略化又は割愛する。
本実施形態に係る本発明装置は、第2実施形態の本発明装置1bと比較して、複数の第2コンタクト領域18を備える点が異なる。そして、各第2コンタクト領域18が、何れも第2不純物拡散領域14近傍に形成されており、第1コンタクト領域17が、各第2コンタクト領域18から離間した位置に形成されている。
図7は、本実施形態に係る本発明装置の概略構造図であり、(a)に平面図を、(b)及び(c)に断面図を示している。尚、(b)は、(a)内の線L1−L2線で切断した断面図であり、(c)は、(a)内の線L3−L4線で切断した断面図である。又、図8は、本実施形態に係る本発明装置を等価的に示す回路図である。
本実施形態に係る本発明装置1cの構成とすることで、入力端子31からダイオードD3及びD4で構成されるブレークダウン領域までの間に、第1不純物拡散領域13で形成された抵抗R1が介装される。これにより、サージ電流の集中を緩和することができるため、入力端子31側のブレークダウン電圧を上昇させることができる。又、他の構成要素は、第1実施形態と同一であるため、第1実施形態に係る本発明装置1、1aと同様の効果を奏することができる。
尚、図9に示すように、各第2コンタクト領域18近傍に形成されている第3不純物拡散領域21を、不純物拡散領域24を介して第1不純物拡散領域13に連絡する構成としても良い。図9(a)は、本実施形態の別の構成例である本発明装置1dの平面図、(b)は、(a)内の線L1−L2線で切断した断面図であり、(c)は、(a)内の線L3−L4線で切断した断面図である。又、図10は、本発明装置1dを等価的に示す回路図である。
[第4実施形態]
本発明装置の第4実施形態(以下、適宜「本実施形態」と称する)につき、図11〜図15の各図を参照して説明する。尚、第1〜第3実施形態と同一の構成要素については同一の符号を付し、記載の重複を避けるべくその説明を簡略化又は割愛する。
本発明装置の第4実施形態(以下、適宜「本実施形態」と称する)につき、図11〜図15の各図を参照して説明する。尚、第1〜第3実施形態と同一の構成要素については同一の符号を付し、記載の重複を避けるべくその説明を簡略化又は割愛する。
図11に示す本実施形態に係る本発明装置1eは、第2実施形態の本発明装置1bと比較して、第3不純物拡散領域21内に係る一部の基板表面に、Nウェル12より高濃度のN型不純物拡散領域25(以下、「第4不純物拡散領域25」と称する)を備える点が異なる。そして、この第4不純物拡散領域25が、第3コンタクト領域19と同一ノード即ち接地線に接続されている。
図11は、本実施形態に係る本発明装置の概略構造図であり、(a)に平面図を、(b)及び(c)に断面図を示している。尚、(b)は、(a)内の線L1−L2線で切断した断面図であり、(c)は、(a)内の線L3−L4線で切断した断面図である。又、図12は、本実施形態に係る本発明装置を等価的に示す回路図である。
図11に示すように、本発明装置1eよれば、第3不純物拡散領域21内にN型高濃度の第4不純物拡散領域25を形成することで、パンチスルーデバイス26を構成することができる。図13は、パンチスルーデバイスを介して接地線に接続される場合と、ブレークダウン用ダイオードを介して接地線に接続される場合とで、過電圧が印加されたときの電圧−電流特性を比較した図である。図13によれば、ブレークダウン電圧を超える過電圧が印加された場合に、パンチスルーデバイスを用いた場合の方がサージ電流を速やかに接地線に導くことができる。即ち、ダイオードD1及びD2で構成されるブレークダウン用ダイオードに加えて、更にパンチスルーデバイス26を備えることで、過電圧印加時に発生するサージ電流を速やかに接地線に導き、電圧上昇を抑制してMOSトランジスタ41のゲート端子を確実に保護することができる。
尚、本発明装置1eを製造するに際しては、第1実施形態に係る本発明装置1の製造方法において、ステップ#4に係る高濃度N型不純物イオン注入に際し、第2不純物拡散領域14に加えて第4不純物拡散領域25を同時に形成するものとする他は、ステップ#1〜#5と同様の工程で実現可能である。
又、本発明装置1eでは、一の第3不純物拡散領域21内にのみ第4不純物拡散領域25を形成するものとしたが、図14に示すように、他方の第3不純物拡散領域21内にも第4不純物拡散領域25を形成しても良い。この場合、等価回路図は図15に示すようになる。更に、第3実施形態の各構成と組み合わせて実現しても良い。
[別実施形態]
以下、別実施形態につき説明する。
以下、別実施形態につき説明する。
〈1〉 上述の各実施形態では、半導体基板1、第1不純物拡散領域13、第3不純物拡散領域21、並びに第1〜第3コンタクト領域17〜19をP型領域とし、ウェル領域12及び第2不純物拡散領域14をN型領域として説明したが、これらの各極性を反転して本発明装置を実現することも可能である。
〈2〉 上述の各実施形態において、第3コンタクト領域19が接地線と電気的に接続されるものとしたが、所定電位に維持された電位線に接続される構成であるものとしても良い。このとき、前記電位線にMOSトランジスタのソースが接続されるものとしても良い。
〈3〉 上述の各実施形態に対応する図面上では、第2不純物拡散領域14が、第1不純物拡散領域13の外周部の一部、及び基板面に第1不純物拡散領域13が形成されていない領域に係るNウェル12の外周部の一部に重なるように離隔して複数形成され(例えば図1参照)、各第2不純物拡散領域14夫々の一部に接触するように第3不純物拡散領域21が離隔して複数形成されるものとしたが、第2不純物拡散領域14及び第3不純物拡散領域21が必ずしも複数形成されていなくても本発明装置の効果を奏することは可能である。しかしながら、上記のように各拡散領域14及び21を複数備える方が、その効果を顕著に実現することができるため有用である。
1、1a、1b、1c、1d、1e: 本発明に係る半導体装置
11: P型半導体基板
12: N型ウェル
13: 第1不純物拡散領域(P型)
14: 第2不純物拡散領域(N型)
17: 第1コンタクト領域
18: 第2コンタクト領域
19: 第3コンタクト領域
21: 第3不純物拡散領域(P型)
22: フィールド酸化膜
24: P型不純物拡散領域
25: 第4不純物拡散領域(N型)
26: パンチスルーデバイス
31: 入力端子
32: 出力端子
41: MOSトランジスタ
100: 従来の半導体装置
101: 半導体基板
102: Nウェル
103: ポリシリコン膜
104: アルミニウム膜
105: コンタクト
111: 保護ダイオード
112: CMOSインバータ
117: ダイオード
118: 寄生容量
119: ダイオード
11: P型半導体基板
12: N型ウェル
13: 第1不純物拡散領域(P型)
14: 第2不純物拡散領域(N型)
17: 第1コンタクト領域
18: 第2コンタクト領域
19: 第3コンタクト領域
21: 第3不純物拡散領域(P型)
22: フィールド酸化膜
24: P型不純物拡散領域
25: 第4不純物拡散領域(N型)
26: パンチスルーデバイス
31: 入力端子
32: 出力端子
41: MOSトランジスタ
100: 従来の半導体装置
101: 半導体基板
102: Nウェル
103: ポリシリコン膜
104: アルミニウム膜
105: コンタクト
111: 保護ダイオード
112: CMOSインバータ
117: ダイオード
118: 寄生容量
119: ダイオード
Claims (8)
- 第1導電型の半導体基板上に形成された前記第1導電型とは異なる第2導電型のウェル領域と、
少なくとも前記ウェル領域内に係る一部の基板表面に形成された前記第1導電型の第1不純物拡散領域と、
前記第1不純物拡散領域内に係る一部の基板表面に離間形成された、前記第1不純物拡散領域よりも高濃度の前記第1導電型の第1コンタクト領域及び第2コンタクト領域と、
前記第1不純物拡散領域の外周部の一部、及び、基板表面に前記第1不純物拡散領域が形成されていない領域に係る前記ウェル領域の外周部の一部に重なるように、前記第1又は第2コンタクト領域の近傍に形成された、前記ウェル領域より高濃度の前記第2導電型の第2不純物拡散領域と、
前記第2不純物拡散領域の外側であって前記第1及び第2コンタクト領域の形成側とは反対側に、一部が前記第2不純物拡散領域に接触して形成された、前記半導体基板よりも高濃度の前記第1導電型の第3不純物拡散領域と、
前記第3不純物拡散領域内に係る一部の基板表面に、前記第3不純物拡散領域よりも高濃度の前記第1導電型の第3コンタクト領域と、を備えてなり、
前記第1コンタクト領域と前記第2コンタクト領域の間に係る前記第1不純物拡散領域によって、前記半導体基板の基板面に平行な方向に抵抗を構成し、
前記ウェル領域を経由する前記第1不純物拡散領域と前記半導体基板の間において、夫々異なる整流方向のダイオードの直列回路を前記半導体基板の基板面に垂直な方向に構成し、
前記ウェル領域若しくは前記第2不純物拡散領域を経由する前記第1不純物拡散領域と前記第3不純物拡散領域の間において、夫々異なる整流方向のダイオードの直列回路を前記半導体基板の基板面に平行な方向に構成することを特徴とする半導体装置。 - 少なくとも前記第1コンタクト領域及び前記第2コンタクト領域の内の出力側に係るコンタクト領域近傍に形成された前記第3不純物拡散領域と前記第1不純物拡散領域との間を、前記第1導電型の不純物拡散領域によって相互に連絡する抵抗が、前記半導体基板の基板面に平行な方向に構成されていることを特徴とする請求項1に記載の半導体装置。
- 前記第3不純物拡散領域内に係る一部の基板表面に、前記ウェル領域より高濃度の前記第2導電型の第4不純物拡散領域を有し、
前記第4不純物拡散領域及び前記第3コンタクト領域が、同一ノードに接続されていることを特徴とする請求項1又は2に記載の半導体装置。 - 複数の前記第2不純物拡散領域が相互に離間して形成され、
前記各第2不純物拡散領域夫々に対して前記第3不純物拡散領域の一部が接触することで、複数の前記第3不純物拡散領域が相互に離間して形成されることを特徴とする請求項1〜3の何れか1項に記載の半導体装置。 - 前記第2不純物拡散領域と、前記第1、第2、及び第3コンタクト領域とが、フィールド酸化膜で相互に分離されていることを特徴とする請求項1〜4の何れか1項に記載の半導体装置。
- 前記第2コンタクト領域とゲートとが電気的に接続され、ソースと前記第3コンタクト領域とが電気的に接続されたMOSトランジスタを備え、
前記ソース及び前記第3コンタクト領域が所定の電位線と接続されており、
前記第3不純物拡散領域と前記第1不純物拡散領域とが連続して形成されていることを特徴とする請求項1〜5の何れか1項に記載の半導体装置。 - 前記第1不純物拡散領域内に係る一部の基板表面に離間して複数の前記第2コンタクト領域を有し、
複数の前記第2コンタクト領域の何れもが前記ゲートと電気的に接続されていることを特徴とする請求項6に記載の半導体装置。 - 前記MOSトランジスタが前記半導体基板上に形成されていることを特徴とする請求項6又は7に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008023252A JP2009187987A (ja) | 2008-02-01 | 2008-02-01 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2008023252A JP2009187987A (ja) | 2008-02-01 | 2008-02-01 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
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JP2009187987A true JP2009187987A (ja) | 2009-08-20 |
Family
ID=41070979
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JP2008023252A Withdrawn JP2009187987A (ja) | 2008-02-01 | 2008-02-01 | 半導体装置 |
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Country | Link |
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JP (1) | JP2009187987A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011199058A (ja) * | 2010-03-19 | 2011-10-06 | Fujitsu Semiconductor Ltd | Esd保護回路及び半導体装置 |
JP2013219246A (ja) * | 2012-04-10 | 2013-10-24 | Mitsubishi Electric Corp | 保護ダイオード |
WO2016203942A1 (ja) * | 2015-06-15 | 2016-12-22 | 日立オートモティブシステムズ株式会社 | 車載用の半導体チップ |
-
2008
- 2008-02-01 JP JP2008023252A patent/JP2009187987A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011199058A (ja) * | 2010-03-19 | 2011-10-06 | Fujitsu Semiconductor Ltd | Esd保護回路及び半導体装置 |
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WO2016203942A1 (ja) * | 2015-06-15 | 2016-12-22 | 日立オートモティブシステムズ株式会社 | 車載用の半導体チップ |
JP2017005179A (ja) * | 2015-06-15 | 2017-01-05 | 日立オートモティブシステムズ株式会社 | 車載用の半導体チップ |
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