JP2006013450A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】 簡易な工程で製造でき、かつ微小リーク電流の発生を抑制することができる半導体装置およびその製造方法を提供する。
【解決手段】 半導体基板1の表面に高耐圧ウェル3が形成されている。入力保護回路に含まれる高耐圧系トランジスタN1のドレイン領域11aおよびソース領域11bは高耐圧ウェル3に形成されている。高耐圧系トランジスタN1のドレイン領域11aの下部に隣接するようにp型不純物領域4aが形成されている。このp型不純物領域4aは低耐圧系トランジスタLTの形成領域に形成される低耐圧ウェル4と同一の製造工程で形成されたものである。
【選択図】 図3
【解決手段】 半導体基板1の表面に高耐圧ウェル3が形成されている。入力保護回路に含まれる高耐圧系トランジスタN1のドレイン領域11aおよびソース領域11bは高耐圧ウェル3に形成されている。高耐圧系トランジスタN1のドレイン領域11aの下部に隣接するようにp型不純物領域4aが形成されている。このp型不純物領域4aは低耐圧系トランジスタLTの形成領域に形成される低耐圧ウェル4と同一の製造工程で形成されたものである。
【選択図】 図3
Description
本発明は、半導体装置およびその製造方法に関し、特に入/出力端子と内部回路との間に配置された入力保護回路を有する半導体装置およびその製造方法に関するものである。
半導体装置の入/出力端子には内部回路の耐圧を超える過大な電圧(サージ電圧)が静電気などにより印加される場合がある。この過大な電圧が、そのまま内部回路に印加されると、内部回路が破壊される。
内部回路の破壊を防ぐため、入/出力端子と内部回路との間に入力保護回路が設けられている。過大な電圧が入/出力端子に印加されると、入/出力端子から入力保護回路へ電流を流して、内部回路には過大な電圧が印加されないようになっている。
このような入力保護回路は、たとえば特開2004−15003号公報に開示されている。この公報においては、保護回路に含まれるnチャネルMOS(Metal Oxide Semiconductor)トランジスタ(以下、nMOSトランジスタと称する)のn型ドレイン領域の下方に接するようにp型拡散領域が形成されている。このp型拡散領域は内部素子の低耐圧系トランジスタのソース/ドレイン領域に接して形成されるp型ポケット領域と同じ製造工程により形成されるものである。
特開2004−15003号公報
入力保護回路を形成するトランジスタは、製造工程の増大を防ぎ低コスト化を図るために、周辺回路を形成するトランジスタと同時に形成される。周辺トランジスタは高耐圧系のトランジスタと低耐圧系のトランジスタとの2種類を有するものが多い。これは、半導体装置の外部から供給される電圧が3〜5Vであるのに対して、デバイス動作特性(高速性、回路面積の縮小など)の観点から、電圧降下回路(VDC:Voltage Down Converter)を介して、半導体内部の電圧を2.5Vまたは1.8Vもしくはそれ以下に降圧して使用しているためである。
入力保護回路部のトランジスタは高耐圧系で形成される。これはゲート酸化膜の破壊耐圧を稼ぐためである。高耐圧系トランジスタにおいても、MOSトランジスタの微細化や短チャネル効果抑制のために、ゲート酸化膜厚の薄膜化および基板濃度の高濃度化が進んでいる。このため、入/出力端子へのサージ電圧の印加後において、入力保護回路のトランジスタにて微小なリーク電流が発生する場合がある。このような微小リーク電流の増大は、スタンバイ時の消費電流の増加などを招き問題である。
上記公報に開示された保護回路では、nMOSトランジスタのドレイン領域下のp型拡散領域がp型ポケット領域と同じ製造工程により形成されるので、nMOSトランジスタのゲート電極側に位置するドレイン領域の側端部領域にまで達するようにp型不純物領域は形成されることとなる。そのため、上記ドレイン領域の側端部領域近傍のp型不純物濃度が高くなり、該側端部領域の接合耐圧が低下する。その結果、上述した微小なリーク電流の発生を抑制することが困難となる。
また上記公報に開示された保護回路では、保護回路を構成するnMOSトランジスタのn型ドレイン領域の下方に接するp型拡散領域が低耐圧系トランジスタのp型ポケット領域と同じ製造工程により形成されるため、低耐圧系トランジスタがp型ポケット領域を有しない構成に適用することができない。また仮に低耐圧系トランジスタがp型ポケット領域を有しない構成に適用したとしても、当該p型拡散領域を形成するための製造工程が別途必要となり製造工程が煩雑となりコスト低減が難しくなる。
本発明は上記のような課題を解決するためになされたものであり、本発明の1つの目的は、微小リーク電流の発生を抑制可能な半導体装置を提供することにある。また、本発明の他の目的は、簡易な工程で製造でき、かつ微小リーク電流の発生をも抑制可能な半導体装置の製造方法を提供することにある。
本発明の半導体装置は、入/出力端子と内部回路との間に配置された入力保護回路を有する半導体装置であって、主表面を有する第1導電型の基板と、基板の主表面に形成され第2導電型のソース領域およびドレイン領域を有しかつ入力保護回路に含まれる高耐圧系トランジスタと、基板の主表面に形成され第2導電型のソース領域およびドレイン領域を有し、かつ内部回路に含まれる低耐圧系トランジスタとを備える。高耐圧系トランジスタのドレイン領域は、当該高耐圧系トランジスタのゲート電極側に位置する側端部領域と、該側端部領域よりもゲート電極から離れた位置の下部領域とを有し、下部領域と隣接する第1導電型の第1領域と、下部領域との接合耐圧を、側端部領域と隣接する第1導電型の第2領域と、側端部領域との接合耐圧よりも低くする。
本発明の他の半導体装置は、主表面を有する第1導電型の基板と、基板の主表面に形成され第2導電型のソース領域およびドレイン領域を有し、かつ入力保護回路に含まれる高耐圧系トランジスタと、基板の主表面に形成され第2導電型のソース領域およびドレイン領域を有しかつ内部回路に含まれる低耐圧系トランジスタと、高耐圧系トランジスタのドレイン領域と隣接する第1導電型の不純物領域とを備える。高耐圧系トランジスタのドレイン領域は、当該高耐圧系トランジスタのゲート電極側に位置する側端部領域と、該側端部領域よりもゲート電極から離れた位置の下部領域とを有する。上記不純物領域に含まれる第1導電型の不純物濃度は、側端部領域と隣接する第1導電型の領域に含まれる第1導電型の不純物濃度よりも高く、上記不純物領域は、側端部領域に達することなく前記下部領域と隣接するように形成される。高耐圧系トランジスタのゲート電極側に位置する不純物領域の端部は、高耐圧系トランジスタのゲート電極と重ならないように当該ゲート電極から離隔している。
本発明のさらに他の半導体装置は、入/出力端子と内部回路との間に配置された入力保護回路を有する半導体装置であって、基板と、第1導電型の第1ウェルと、第1導電型の第2ウェルと、高耐圧系トランジスタと、低耐圧系トランジスタと、第1導電型の不純物領域とを備えている。基板は主表面を有している。第1導電型の第1ウェルは基板の主表面に形成されている。第1導電型の第2ウェルは、基板の主表面に形成され、かつ第1ウェルよりも第1導電型の不純物濃度が高い。高耐圧系トランジスタは、第1ウェルに形成された第2導電型のソース領域およびドレイン領域を有し、かつ入力保護回路に含まれている。低耐圧系トランジスタは、第2ウェルに形成された第2導電型のソース領域およびドレイン領域を有し、かつ内部回路に含まれている。第1導電型の不純物領域は、高耐圧系トランジスタのドレイン領域の下部に隣接するように第2ウェルと同一の製造工程で形成されている。
本発明のさらに他の半導体装置は、入/出力端子と内部回路との間に配置された入力保護回路を有する半導体装置であって、基板と、第1導電型の第1ウェルと、高耐圧系トランジスタとを備えている。基板は主表面を有している。第1導電型の第1ウェルは基板の主表面に形成されている。高耐圧系トランジスタは、第1ウェルに形成された第2導電型のソース領域およびドレイン領域を有し、かつ入力保護回路に含まれている。高耐圧系トランジスタのソース領域は、基板の主表面に形成された第2導電型の高濃度領域と、高濃度領域の側部および下部に隣接して周囲を取囲む低濃度領域とを有している。高耐圧系トランジスタのドレインは、基板の主表面に形成された第2導電型の高濃度領域と、高濃度領域のソース側の端部の側部および下部にのみ隣接する低濃度領域とを有している。
本発明の半導体装置の製造方法は、入/出力端子と内部回路との間に配置された入力保護回路を有する半導体装置の製造方法であって、以下の工程を備えている。
まず基板の主表面に第1導電型の第1ウェルが形成される。基板の主表面に、第1ウェルよりも第1導電型の不純物濃度が高い第1導電型の第2ウェルが形成されるとともに、第2ウェルと同じ製造工程で第1ウェル内に第1導電型の不純物領域が形成される。内部回路に含まれる低耐圧系トランジスタの第2導電型のソース領域およびドレイン領域が第2ウェルに形成され、入力保護回路に含まれる高耐圧系トランジスタの第2導電型のソース領域およびドレイン領域が第1ウェルに形成される。高耐圧系トランジスタのドレイン領域の下部に第1導電型領域が隣接するように高耐圧系トランジスタのドレイン領域が形成される。
本発明の他の半導体装置の製造方法は、入/出力端子と内部回路との間に配置された入力保護回路を有する半導体装置の製造方法であって、以下の工程を備えている。
まず基板の主表面に第1導電型の第1ウェルが形成される。基板の主表面上にゲート絶縁層を介してゲート電極層が形成される。ゲート電極層をマスクとして基板の主表面に不純物が導入されることにより、入力保護回路に含まれる高耐圧系トランジスタのソース領域およびドレイン領域を構成する第2導電型の1対の低濃度領域が第1ウェルに形成される。ゲート電極層の側面に側壁絶縁層が形成される。ゲート電極層と側壁絶縁層とマスクパターンとをマスクとして基板の主表面に不純物が導入されることにより、第1ウェルにソース領域およびドレイン領域を構成する第2導電型の1対の高濃度領域が形成される。ソース領域の高濃度領域は、その高濃度領域の側部および下部が低濃度領域に取囲まれるように形成される。ドレイン領域の高濃度領域は、その高濃度領域のソース側の端部の側部および下部のみが低濃度領域に取囲まれるように形成される。
本発明の半導体装置によれば、入力保護回路における高耐圧系トランジスタのドレイン領域の下部領域の接合耐圧を、該高耐圧系トランジスタのゲート電極側に位置する上記ドレイン領域の側端部領域の接合耐圧よりも低くすることができる。このため、サージ印加時に、入力保護回路の高耐圧系トランジスタのドレイン下部においてゲート端部より低い電圧で電子・正孔対を形成でき、ゲート端部での電子・正孔対の発生を抑えることができる。また寄生バイポーラトランジスタを、該低い電圧で生成された電子・正孔対でONすることができる。このため、入力保護回路のゲート絶縁層へのキャリア注入を抑制することができ、微小リーク電流の発生を抑えることができる。
本発明の半導体装置の製造方法では、第1導電型の不純物領域が第2ウェルと同一の製造工程で形成されるため、該不純物領域を形成するために別途工程を追加する必要はなく、第2ウェル形成時のマスクのパターンを変更するだけでよい。よって、簡易な工程で微小リーク電流の発生を抑制可能な半導体装置を製造することができる。
本発明の他の半導体装置の製造方法では、ドレインの高濃度領域はソースの高濃度領域と同一の製造工程で形成されるため、ドレインの高濃度領域を形成するために別途工程を追加する必要はなく、ソースの高濃度領域形成時のマスクのパターンを変更するだけでよい。よって、簡易な工程で微小リーク電流の発生を抑制可能な半導体装置を製造することができる。
以下、本発明の実施の形態について図に基づいて説明する。
(実施の形態1)
図1は、本発明の実施の形態1における半導体装置の入力保護回路付近の回路構成を示す図である。
(実施の形態1)
図1は、本発明の実施の形態1における半導体装置の入力保護回路付近の回路構成を示す図である。
図1を参照して、入/出力端子と内部回路との間には、入力保護回路が配置されている。入力保護回路は、たとえばnMOSトランジスタN1とpMOSトランジスタP1と有するCMOS(Complementary MOS)トランジスタ回路よりなっている。これらのnMOSトランジスタN1とpMOSトランジスタP1とのそれぞれは、たとえば5V以上の耐圧を有する高耐圧系のトランジスタである。
nMOSトランジスタN1のソースおよびゲートはグランド(GND)電位に電気的に接続されており、pMOSトランジスタP1のソースおよびゲートは電源電位に電気的に接続されており、nMOSトランジスタN1とpMOSトランジスタP1との各ドレインは互いに電気的に接続されている。
nMOSトランジスタN1とpMOSトランジスタP1との各ドレインに入/出力端子と内部回路との各々が電気的に接続されている。入/出力端子はたとえばボンディングパッドであり、内部回路は内部入力回路を有しており、この内部入力回路はnMOSトランジスタN2とpMOSトランジスタP2とからなるインバータを有する。nMOSトランジスタN2とpMOSトランジスタP2は、たとえば5V以上の耐圧を有する高耐圧系トランジスタである。
内部回路は、上記の高耐圧系トランジスタよりも耐圧の低い低耐圧系トランジスタをも備える。ここで低耐圧系トランジスタとは、たとえば3V以下の電源電圧駆動を前提としたトランジスタである。図1の例では、内部回路が、低耐圧のnMOSトランジスタN3およびpMOSトランジスタP3とからなるインバータを有する場合を例示している。
図2は本発明の実施の形態1における半導体装置の入力保護回路に含まれるnMOSトランジスタの構成を示す概略平面図である。また図3は入力保護回路に含まれる高耐圧系nMOSトランジスタと、内部回路に含まれる低耐圧系nMOSトランジスタおよび高耐圧系nMOSトランジスタとを示す概略断面図であり、入力保護回路における高耐圧系nMOSトランジスタの断面は図2のIII−III線に沿う断面に対応している。
図3を参照して、内部回路に含まれる低耐圧系トランジスタLTの形成領域において、p--半導体基板1上には、p--半導体基板1よりもp型不純物濃度の高いp-高耐圧ウェル(第1ウェル)3が形成されている。p-高耐圧ウェル3上には、このp-高耐圧ウェル3よりもp型不純物濃度の高いp型低耐圧ウェル(第2ウェル)4が形成されている。このp型低耐圧ウェル4の表面にソース領域21およびドレイン領域21を構成する1対のn型不純物領域が形成されている。ソース領域21およびドレイン領域21の各々は、半導体基板の表面に形成された高濃度領域(n型不純物領域)21bと、その高濃度領域21bの側部と下部とに隣接してその周囲を取囲む低濃度領域(n-不純物領域)21aとを有している。
1対のn型不純物領域21に挟まれる領域上にはゲート絶縁層(たとえばゲート酸化膜)22を介してゲート電極層23が形成されている。ゲート電極層23の側壁上には側壁絶縁層24が形成されている。上記の1対のソース/ドレイン領域21、21と、ゲート絶縁層22と、側壁絶縁層24と、ゲート電極層23とにより低耐圧系トランジスタLTが構成されている。
この低耐圧系トランジスタLTを覆うように層間絶縁層30が形成されており、この層間絶縁層30には、1対のソース/ドレイン領域21、21の各々に達するコンタクトホール30bが形成されている。このコンタクトホール30b内には充填層(導電層:プラグ電極)31が形成されている。この充填層31を介してソース/ドレイン領域21に電気的に接続するように層間絶縁層30上には導電層32が形成されている。
他方、内部回路に含まれる高耐圧系トランジスタHTの形成領域では、p--半導体基板1上には、p--半導体基板1よりもp型不純物濃度の高いp-高耐圧ウェル(第1ウェル)3が形成されている。しかし、p-高耐圧ウェル3上には、p型低耐圧ウェル(第2ウェル)4は形成されていない。したがって、内部回路に含まれる高耐圧系トランジスタHTの形成領域では、このp型高耐圧ウェル3の表面にソース領域61およびドレイン領域61を構成する1対のn型不純物領域が形成されている。ソース領域61およびドレイン領域61の各々は、半導体基板の表面に形成された高濃度領域(n型不純物領域)61bと、その高濃度領域61bの側部と下部とに隣接してその周囲を取囲む低濃度領域(n-不純物領域)61aとを有している。
1対のn型不純物領域61に挟まれる領域上にはゲート絶縁層(たとえばゲート酸化膜)62を介してゲート電極層63が形成されている。ゲート電極層63の側壁上には側壁絶縁層64が形成されている。上記の1対のソース/ドレイン領域61、61と、ゲート絶縁層62と、側壁絶縁層64と、ゲート電極層63とにより高耐圧系トランジスタLTが構成されている。
この高耐圧系トランジスタHTを覆うように層間絶縁層30が形成されており、層間絶縁層30には、1対のソース/ドレイン領域61、61の各々に達するコンタクトホール30cが形成されている。このコンタクトホール30c内には充填層31が形成されている。この充填層31を介してソース/ドレイン領域61に電気的に接続するように層間絶縁層30上には導電層32が形成されている。
図2および図3を参照して、入力保護回路に含まれる高耐圧系nMOSトランジスタの形成領域においては、p--半導体基板1上にp-高耐圧ウェル3が形成されている。このp-高耐圧ウェル3の表面にドレイン領域11aおよびソース領域11bを構成する1対のn型不純物領域が形成されている。ドレイン領域11aおよびソース領域11bの各々は、半導体基板の表面に形成された高濃度領域(n型不純物領域)11a2,11b2と、その高濃度領域11a2,11b2の側部と下部とに隣接してその周囲を取囲む低濃度領域(n-不純物領域)11a1,11b1とを有している。
ドレイン領域11aとソース領域11bとに挟まれる領域上にはゲート絶縁層(たとえばゲート酸化膜)12を介してゲート電極層13が形成されている。ゲート電極層13の側壁上には側壁絶縁層14が形成されている。上記の1対のソース/ドレイン領域11a、11bと、ゲート絶縁層12と、側壁絶縁層14と、ゲート電極層13とにより高耐圧系トランジスタN1が構成されている。
この高耐圧系トランジスタN1のドレイン領域11aのソース側端部(ゲート下側領域)を避けた部分のドレイン領域11aの下部に隣接するようにp型不純物領域4aが形成されている。このp型不純物領域4aは低耐圧ウェル4と同じ製造工程で形成されるものであり、基板表面からの拡散深さおよびその深さ方向の不純物濃度分布において低耐圧ウェル4と同じである。
p型不純物領域4aのp型不純物の濃度はたとえば5×1016cm-3以上5×1017cm-3以下であり、その不純物濃度のピークはたとえば半導体基板の表面から深さ方向(基板の厚み方向)に0.3μm以上0.5μm以下の範囲内に位置している。
p型不純物領域4aは、入力保護回路における高耐圧系トランジスタのゲート電極層13側に位置するドレイン領域11aの側端部領域よりもゲート電極層13から離れた位置の下部領域と隣接する位置に形成される。このp型不純物領域4aに含まれるp型不純物濃度は、p-高耐圧ウェル3aに含まれるp型不純物濃度よりも高いので、ドレイン領域11aの下部領域と隣接するp-高耐圧ウェル3内の領域(p型不純物領域4a内の領域:第1領域)と、上記下部領域との接合耐圧を、ドレイン領域11aの側端部領域と隣接するp-高耐圧ウェル3内の領域(第2領域)と、該側端部領域との接合耐圧よりも低くすることができる。
また、p型不純物領域4aは、上記側端部領域に達することなくドレイン領域11aの下部領域と隣接するように形成される。さらに、高耐圧系トランジスタのゲート電極層13側に位置するp型不純物領域4aの端部は、図2および図3に示すように、高耐圧系トランジスタのゲート電極層13や側壁絶縁層14と重ならないように当該ゲート電極層13や側壁絶縁層14から離隔している。たとえば、高耐圧系トランジスタのゲート電極層13側に位置するp型不純物領域4aの端部は、ドレイン領域11a側のゲート電極層13の側壁から1μm程度離れた箇所に配置される。
図2に示すように、高耐圧系トランジスタN1を取り囲むように環状のp型高濃度不純物領域(ガードリング領域)70を形成する。該p型高濃度不純物領域70に含まれるp型不純物濃度は、p型不純物領域4aに含まれるp型不純物濃度よりも高く、たとえば1×1018cm-3以上1×1019cm-3以下程度である。p型高濃度不純物領域70上には、単数または複数のコンタクト部71を形成する。図2の例では、高耐圧系トランジスタN1の全周にわたって複数のコンタクト部71を形成している。p型高濃度不純物領域70は、該コンタクト部71を介して接地電極と接続される。それにより、p型高濃度不純物領域70に接地電位を与えることができる。
高耐圧系トランジスタN1を覆うように層間絶縁層30が形成されており、この層間絶縁層30にはドレイン領域11aおよびソース領域11bの各々に達するコンタクトホール30aが形成されている。このコンタクトホール30a内には充填層31が形成されている。この充填層31を介してドレイン領域11aおよびソース領域11bの各々に電気的に接続するように層間絶縁層30上には導電層32が形成されている。
図3に示すように、p型高濃度不純物領域70上に位置する層間絶縁層30には、p型高濃度不純物領域70に達するコンタクトホール30dが形成され、該コンタクトホール30d内にも、充填層31が形成されている。この充填層31上には導電層32が形成され、充填層31を介して導電層32がp型高濃度不純物領域70と電気的に接続される。p型高濃度不純物領域70上に位置する導電層32には接地電位が与えられ、p型高濃度不純物領域70上に位置する充填層31は、p型高濃度不純物領域70に接地電位を与える接地電極として機能する。
なお半導体基板1の表面は、素子分離構造2(たとえばフィールド酸化膜、溝内が絶縁層により充填されたトレンチ分離など)により電気的に分離されている。図2および図3の例では、素子分離構造2間にp型高濃度不純物領域70が形成される。
また、たとえば0.25μmルールでの低耐圧系トランジスタのゲート酸化膜22の膜厚TOXは5.5nm以下であり、ゲート電極層23の線幅Lgは0.25μmである。また、たとえば5Vの耐圧の高耐圧系トランジスタのゲート酸化膜12の膜厚TOXは15nm以下であり、ゲート電極層13の線幅は0.5μmである。つまり、図3にも示すように、高耐圧系トランジスタのゲート絶縁層の厚みは、低耐圧系トランジスタのゲート絶縁層の厚みよりも厚く、高耐圧系トランジスタのゲート電極幅は、低耐圧系トランジスタのゲート電極幅よりも大きい。
次に、図4〜図8を用いて、本実施の形態の製造方法について説明する。
図4〜図8は、本発明の実施の形態1の製造方法を工程順に示す概略断面図である。図4を参照して、p--半導体基板1の表面に素子分離構造2が形成される。
図4〜図8は、本発明の実施の形態1の製造方法を工程順に示す概略断面図である。図4を参照して、p--半導体基板1の表面に素子分離構造2が形成される。
図5を参照して、高耐圧系トランジスタ形成領域および低耐圧系トランジスタ形成領域の双方に、p-高耐圧ウェル3が形成される。p-高耐圧ウェル3の形成にあたっては、たとえば、パンチスルー調整および分離能力確保のためにボロン(B)が70〜120keVの注入エネルギー、2×1012cm-2以下のドープ量でイオン注入された後に、トランジスタのしきい値電圧調整のためにボロンが30〜60keVの注入エネルギー、2×1012cm-2以下のドープ量でイオン注入される。
図6を参照して、写真製版技術により半導体基板上にフォトレジストのパターン(マスクパターン)51が形成され、パターン51をマスクとしてp型不純物がたとえばイオン注入などにより半導体基板に導入される。このパターン51は、後の工程で形成されるゲート電極層13の形成領域を少なくとも覆うようにパターニングされる。たとえば、後の工程で形成されるゲート電極層13のドレイン領域11a側の側壁位置から1μm程度離れた位置に端部を有するようにパターン51を形成する。
上記のイオン注入工程により、低耐圧系トランジスタ形成領域にp型の低耐圧ウェル4が形成され、高耐圧系トランジスタ形成領域にp型不純物領域4aが形成される。低耐圧ウェル4とp型不純物領域4aとの形成にあたっては、たとえば、パンチスルー調整および分離能力確保のためにボロン(B)が70〜120keVの注入エネルギー、3×1012cm-2以下のドープ量でイオン注入された後に、トランジスタのしきい値電圧調整のためにボロンが30〜60keVの注入エネルギー、1×1013cm-2以下のドープ量でイオン注入される。この後、パターン51はたとえばアッシングなどにより除去される。
図7を参照して、低耐圧系トランジスタ形成領域および高耐圧系トランジスタ形成領域の双方において、半導体基板の表面上にゲート絶縁層12、22、62を介してゲート電極層13、23、63が形成される。このとき、図7の例では、高耐圧系トランジスタのゲート電極層13、63の幅を、低耐圧系トランジスタのゲート電極層23の幅よりも大きくしている。また、高耐圧系トランジスタのゲート絶縁層12、62の厚みを、低耐圧系トランジスタのゲート絶縁層22の厚みよりも厚くしている。
図8を参照して、ゲート電極層13、23、63や、写真製版などにより形成されp型高濃度不純物領域70の形成領域を覆う図示しないフォトレジストのパターン(図8のパターン54と同様の形状のパターン)などをマスクとしてn型不純物がたとえばイオン注入などにより半導体基板に導入される。これにより、保護回路nMOSトランジスタ形成領域にn型の低濃度領域11a1、11b1が形成され、内部回路の低耐圧系トランジスタ形成領域にn型の低濃度領域21a、21aが形成され、内部回路の高耐圧系トランジスタ形成領域にn型の低濃度領域61a、61aが形成される。この後、上記のパターンはたとえばアッシングなどにより除去される。
なお上記の例では、低耐圧系の低濃度領域21a、21aと、高耐圧系の低濃度領域11a1、11b1および低濃度領域61a、61aとが同時に形成される場合について説明したが、別々のイオン注入工程により形成されてもよい。この場合には、高耐圧系の低濃度領域11a1、11b1および低濃度領域61a、61aの形成にあたっては、たとえば、リン(P)が20〜50keVの注入エネルギー、1×1013cm-2以上3×1013cm-2以下のドープ量でイオン注入された後に、拡散のための熱処理が行われる。また低耐圧系の低濃度領域21a、21aの形成にあたっては、たとえば、ヒ素(As)が20〜50keVの注入エネルギー、1×1014cm-2以上5×1014cm-2以下のドープ量でイオン注入される。
次に、ゲート電極層13、23、63の各側壁上に側壁絶縁層14、24、64を形成する。この側壁絶縁層14、24、64は、絶縁層の堆積とエッチバックなどの手法で形成可能である。そして、ゲート電極層13、23、63、側壁絶縁層14、24、64、および写真製版などにより形成されp型高濃度不純物領域70の形成領域を覆うパターン54などをマスクとしてn型不純物がたとえばイオン注入などにより半導体基板に導入される。これにより、保護回路nMOSトランジスタ形成領域にn型の高濃度領域11a2、11b2が形成され、内部回路の低耐圧系トランジスタ形成領域にn型の高濃度領域21b、21bが形成され、内部回路の高耐圧系トランジスタ形成領域にn型の高濃度領域61b、61bが形成される。これらの高濃度領域11a2、11b2、高濃度領域21b、21bおよび高濃度領域61b、61bの形成にあたっては、たとえば、ヒ素(As)が30〜50keVの注入エネルギー、1×1015cm-2以上5×1015cm-2以下のドープ量でイオン注入される。
この際、内部回路の低耐圧系トランジスタ形成領域および高耐圧系トランジスタ形成領域のそれぞれにおいては、低濃度領域21a、61aの各々が高濃度領域21b、61bの各々の側部と下部とに隣接してその周囲を取囲むように高濃度領域21b、61bが形成される。
また保護回路nMOSトランジスタ形成領域においては、低濃度領域11b1が高濃度領域11b2の側部と下部とに隣接してその周囲を取囲むように形成され、また低濃度領域11a1が、高濃度領域11a2の側部と下部とに隣接してその周囲を取囲むように形成される。その結果、本実施の形態1では、p型不純物領域4aは、低濃度領域11a1と隣接して形成されることとなる。この後、パターン54をたとえばアッシングなどにより除去する。
なお、上記高濃度領域11a2、11b2、21b、61bの場合も、これらを同時に形成してもよいが、これらを別々のイオン注入工程により形成してもよい。その後、pMOSトランジスタ等の他の素子を形成する。そして、pMOSトランジスタのソース/ドレイン等のp型不純物領域の形成の際に、p型高濃度不純物領域70を形成する。なお、nMOSトランジスタやpMOSトランジスタの形成前にp型高濃度不純物領域70を形成することも可能である。このように半導体基板上に各種素子を形成した後、図3に示す層間絶縁層30、充填層31、導電層32などを形成する。以上の工程を経て図3に示す半導体装置が完成する。
次に、本実施の形態の入力保護回路においてサージ電圧を逃がすメカニズムについて説明する。
図1において入/出力端子に電圧サージ(正チャージ)が入力された場合、図3に示す入力保護回路のnMOSトランジスタN1のドレイン領域11aの電位が上昇する。その結果、ドレイン領域11aと周囲のp型領域(3、4a)との間に大きな電位勾配が生じる。それによりアバランシェによる電子・正孔対が形成される。このようにして形成された正孔は、高耐圧ウェル3中へと流れ込み、図9(b)の点線から実線に示すように高耐圧ウェル3の電位が下がる。ソース−ドレイン間で高耐圧ウェル3の電位が下がるため、ドレイン領域11aと高耐圧ウェル3とソース領域11bとからなる寄生バイポーラトランジスタがパンチスルーを生じて導通状態(ON状態)となり、サージ電圧がGND(接地)ラインに抜ける。
なお、図9(a)は高耐圧ウェル3の電位が下がった状態を示すnMOSトランジスタの構成を示す図であり、図9(b)は高耐圧ウェル3の各位置における電位を示す図である。
本実施の形態によれば、n型ドレイン領域の下部領域とp型領域との接合耐圧を低くでき、かつ上記寄生バイポーラトランジスタのパンチスルーを生じさせやすく、かつ微小リーク電流の発生を抑制できる構成を簡易な工程で形成することができる。以下、そのことを説明する。
まず微小リーク電流の増大のメカニズムについて説明する。
問題となる微小リーク電流は、GIDL(Gate Induced Drain Leakage)機構により発生している。
問題となる微小リーク電流は、GIDL(Gate Induced Drain Leakage)機構により発生している。
サージ電圧の印加により、ゲート/ドレイン近傍に高電界領域が生じ、アバランシェ降伏による電子・正孔対が形成される。この電子・正孔対はドレイン接合のいろんな部分で発生する。たとえば、入力保護回路の平面図を示す図10に示すように、(a)素子分離構造2と接する接合部、(b)基板との接合部分、(c)ゲート電極層13の端部領域などで電子・正孔対は発生する。
一般に、ゲート電極層13の端部と接する部分(c)で決まる耐圧(ゲート端耐圧BVds)が、分離領域(a)や基板領域(b)で決まる耐圧(接合耐圧BVj)よりも低い。たとえば、5Vの耐圧の高耐圧系のnMOSトランジスタクラスのゲート端耐圧BVdsは10.5V、接合耐圧BVjは13Vである。
すなわち、ある1種類のトランジスタのウェルとソース/ドレインとの接合で形成されたトランジスタでは、ゲート電極層の端部近傍で電子・正孔対が主に発生する。この形成された電子・正孔対のうち、たとえば電子が図11に示すように入力保護回路のnMOSトランジスタN1のゲート電極層13のドレイン領域11a側の端部に捕獲される。そうすると、サージ印加後に電圧が加わった場合、図11の領域I(平面的にみてゲート電極層13とドレイン領域11aの接合の重なる領域、つまりゲート電極層13真下のドレイン領域11aの接合)では、ドレイン領域11a内部に図12に示すような高電界領域が生じ、シリコン基板のバランスバンド(valance band)からコンダクションバンド(conduction band)への電子トンネリングによる電子・正孔対が発生する。これがGIDL機構である。そしてこのGIDL機構により発生した電子・正孔対により図13に示すように微小リーク電流が発生し増大する。
なお、図12は図11のXII−XII線に沿う各位置における電位を示す図である。また図13はサージ電圧印加後において微小リーク電流が生じることを示す図である。
本実施の形態においては、図3に示すようにドレイン領域11aの下部にp型不純物領域4aが隣接している。このp型不純物領域4aは低耐圧ウェル4と同じ製造工程で製造され、p-高耐圧ウェル3よりもp型不純物の濃度が高い。このため、ドレイン領域11aとp型不純物領域4aとの接合部において耐圧を低くすることができる。これにより、図10に示す分離領域(a)や基板領域(b)の耐圧(接合耐圧BVj)をゲート電極層13の端部と接する部分(c)で決まる耐圧(ゲート端耐圧BVds)よりも低くすることができる。このため、サージ電圧の印加時には、ゲート端部の耐圧よりも低い電圧でドレイン領域11aとp型不純物領域4aとの接合部に電子・正孔対を形成することができ、ゲート端部のドレイン領域11aで電子・正孔対の発生を防ぐことができる。また寄生バイポーラトランジスタを、該低い電圧で生成された電子・正孔対でONさせることができる。よって、入力保護回路のゲート絶縁層へのキャリアの注入を抑制することができ、結果として上記GIDL機構に基づく微小リーク電流の発生を抑制することができる。
つまり、デバイスの微細化に伴い、高耐圧系トランジスタの基板濃度が上昇し、サージ電圧を逃しにくくなってなってきたことによりサージ印加後に発生するGIDL起因の微小リーク電流の増大を防ぐことができる。なお、ドレイン領域11aの側端部領域にp型不純物領域4aが達しないようにすることで、上述の微小リーク電流の抑制効果は顕著なものなり得る。また、高耐圧系トランジスタのゲート電極側に位置するp型不純物領域4aの端部を、高耐圧系トランジスタのゲート電極や側壁絶縁層と重ならないように当該ゲート電極や側壁絶縁層から離隔することにより、上述の微小リーク電流の抑制効果はさらに顕著なものなり得る。
また、p型高濃度不純物領域70を形成することにより、ドレイン領域11aとp型不純物領域4aとの接合部で発生した電子・正孔対がp型高濃度不純物領域70の周囲のデバイスに悪影響を及ぼすのを回避することができる。さらに、実際にパンチスルーを起こすチャネル形成領域の真下には、p型不純物領域4aよりもp型不純物濃度の低い高耐圧ウェル3が位置しているため、高耐圧ウェル3内を空乏層が伸びやすく上記パンチスルーを起こすことが容易となる。
さらに、本実施の形態のようにドレイン領域11aの側端部領域にp型不純物領域4aが達しないようにp型不純物領域4aを入力保護回路の高耐圧系トランジスタのゲート電極から離隔させることで、ドレイン領域11aの接合耐圧の、ゲート電圧に対する依存性を軽減することができる。以下その理由について図23を用いて説明する。
たとえば特開2004−15003号公報に記載のように、n型ドレイン領域の下方に接するp型拡散領域を、p型ポケット領域と同じ製造工程で形成すると、前述のようにp型拡散領域の形成の際にp型不純物が拡散して、ドレイン領域のゲート電極側に位置する側端部領域近傍にまで達してしまう。そのため、ドレイン領域の上記側端部領域近傍の領域におけるp型不純物濃度が高くなり、当該領域におけるドレイン領域の接合耐圧が低下するとともに、当該領域のポテンシャルがゲート電圧の影響を受け易くなる。そのため、図23に従来例として示すように、ゲート電圧(Vg)を変動させることで、ドレイン領域の接合耐圧が変化してしまう。
それに対し、本実施の形態のようにドレイン領域11aの側端部領域にp型不純物領域4aが達しないようにすることで、ゲート電極の端部近傍に位置する基板内のp型不純物濃度が高くなるのを回避しながら、ドレイン領域11aの下部にのみ積極的に接合耐圧の低い領域を形成することができる。その結果、ドレイン領域の上記側端部領域近傍の領域における接合耐圧が低下するのを抑制することができ、またゲート電圧を変動させた場合でも、ドレイン領域11aの接合耐圧が変動するのを回避することができる。
また図3に示すp型不純物領域4aは低耐圧ウェル4と同じ製造工程で形成されるため、p型不純物領域4aを形成するために別途工程を追加する必要はなく、低耐圧ウェル4形成時のマスクのパターンを変更するだけでよい。よって、簡易な工程で半導体装置を製造することができる。
なお本実施の形態においては、高耐圧系トランジスタとしてnMOSトランジスタN1の場合について説明したが、本発明は高耐圧系トランジスタとしてpMOSトランジスタP1にも同様に適用することができる。この場合には、図3に示す各要素の導電型が逆導電型となる。
また低耐圧ウェル4は、低耐圧系トランジスタLTの形成領域において低耐圧系トランジスタLTのチャネル形成領域の全体に形成されており、かつ半導体基板の深部にまで形成されている点においてポケット領域とは異なる。
(実施の形態2)
図14は、本発明の実施の形態2における半導体装置の入力保護回路に含まれる高耐圧系nMOSトランジスタと、内部回路に含まれる低耐圧系nMOSトランジスタおよび高耐圧系nMOSトランジスタとを示す概略断面図であり、入力保護回路に含まれる高耐圧系nMOSトランジスタの断面は図2のIII−III線に沿う断面に対応している。
図14は、本発明の実施の形態2における半導体装置の入力保護回路に含まれる高耐圧系nMOSトランジスタと、内部回路に含まれる低耐圧系nMOSトランジスタおよび高耐圧系nMOSトランジスタとを示す概略断面図であり、入力保護回路に含まれる高耐圧系nMOSトランジスタの断面は図2のIII−III線に沿う断面に対応している。
図14を参照して、内部回路に含まれる低耐圧系トランジスタLTの形成領域においては、p--半導体基板1上にp-高耐圧ウェル3が形成されており、p-高耐圧ウェル3上にp型低耐圧ウェル4が形成されている。このp型低耐圧ウェル4の表面にソース領域21およびドレイン領域21を構成する1対のn型不純物領域が形成されている。1対のn型不純物領域21、21の各々は、半導体基板の表面に形成された高濃度領域(n型不純物領域)21bと、その高濃度領域21bの側部と下部とに隣接してその周囲を取囲む低濃度領域(n-不純物領域)21aとを有している。1対のn型不純物領域21に挟まれる領域上にはゲート絶縁層22を介してゲート電極層23が形成されている。このゲート電極層23の側壁には側壁絶縁層24が形成されている。1対のソース/ドレイン領域21、21と、ゲート絶縁層22と、ゲート電極層23とにより低耐圧系トランジスタLTが構成されている。
この低耐圧系トランジスタLTを覆うように層間絶縁層30が形成されており、この層間絶縁層30には1対のソース/ドレイン領域21、21の各々に達するコンタクトホール30bが形成されている。このコンタクトホール30b内には充填層31が形成されている。この充填層31を介してソース/ドレイン領域21に電気的に接続するように層間絶縁層30上には導電層32が形成されている。
内部回路に含まれる高耐圧系トランジスタHTの形成領域においては、p--半導体基板1上にp-高耐圧ウェル3が形成されている。このp-高耐圧ウェル3の表面にソース領域61およびドレイン領域61を構成する1対のn型不純物領域が形成されている。1対のn型不純物領域61、61の各々は、半導体基板の表面に形成された高濃度領域(n型不純物領域)61bと、その高濃度領域61bの側部と下部とに隣接してその周囲を取囲む低濃度領域(n-不純物領域)61aとを有している。1対のn型不純物領域61に挟まれる領域上にはゲート絶縁層62を介してゲート電極層63が形成されている。このゲート電極層63の側壁には側壁絶縁層64が形成されている。1対のソース/ドレイン領域61、61と、ゲート絶縁層62と、ゲート電極層63とにより高耐圧系トランジスタHTが構成されている。
この高耐圧系トランジスタHTを覆うように層間絶縁層30が形成されており、この層間絶縁層30には1対のソース/ドレイン領域61、61の各々に達するコンタクトホール30cが形成されている。このコンタクトホール30c内には充填層31が形成されている。この充填層31を介してソース/ドレイン領域21に電気的に接続するように層間絶縁層30上には導電層32が形成されている。
入力保護回路に含まれる高耐圧系nMOSトランジスタ(以下、保護回路nMOSトランジスタと称する)の形成領域においては、p--半導体基板1上にp-高耐圧ウェル3が形成されている。このp-高耐圧ウェル3の表面にドレイン領域11aおよびソース領域11bを構成する1対のn型不純物領域が形成されている。
ソース領域11bは、半導体基板の表面に形成された高濃度領域(n型不純物領域)11b2と、その高濃度領域11b2の側部と下部とに隣接してその周囲を取囲む低濃度領域(n-不純物領域)11b1とを有している。ドレイン領域11aは、半導体基板の表面に形成された高濃度領域(n型不純物領域)11a2と、その高濃度領域11a2のソース側の端部の側部と下部にのみ隣接する低濃度領域(n-不純物領域)11a1とを有している。
1対のn型不純物領域11aと11bとに挟まれる領域上にはゲート絶縁層12を介してゲート電極層13が形成されている。この1対のソース/ドレイン領域11a、11bと、ゲート絶縁層12と、ゲート電極層13とにより保護回路nMOSトランジスタN1が構成されている。
この高耐圧系トランジスタN1を覆うように層間絶縁層30が形成されており、この層間絶縁層30にはドレイン領域11aおよびソース領域11bの各々に達するコンタクトホール30aが形成されている。このコンタクトホール30a内には充填層31が形成されている。この充填層31を介してドレイン領域11aおよびソース領域11bの各々に電気的に接続するように層間絶縁層30上には導電層32が形成されている。
なお半導体基板1の表面は、素子分離構造2(たとえばフィールド酸化膜、溝内が絶縁層により充填されたトレンチ分離など)により電気的に分離されている。
図15(a)は、図14のXVA−XVA断面の不純物濃度分布を示す図であり、図15(b)は、図14のXVB−XVB断面の不純物濃度分布を示す図である。
高濃度領域11a2のソース側の端部には低濃度領域11a1が形成されているため、図15(a)に示すように、その部分におけるドレイン領域11aとp-高耐圧ウェル3とのpn接合部の不純物濃度分布は比較的に緩やかになっている。一方、それ以外の部分(ドレイン領域11aの下部領域)近傍では低濃度領域11a1が形成されていないため、高濃度領域11a2がp-高耐圧ウェル3と直接隣接している。このため、この部分におけるドレイン領域11aとp-高耐圧ウェル3とのpn接合部の不純物濃度分布は比較的に急峻になっている。このため、ドレイン領域11aはソース側の端部よりもそれ以外の部分で耐圧が低くなる構成を有している。
次に、本実施の形態の製造方法について説明する。
図16〜図22は、本発明の実施の形態2の製造方法を工程順に示す概略断面図である。図16を参照して、p--半導体基板1の表面に素子分離構造2が形成される。
図16〜図22は、本発明の実施の形態2の製造方法を工程順に示す概略断面図である。図16を参照して、p--半導体基板1の表面に素子分離構造2が形成される。
図17を参照して、保護回路nMOSトランジスタ形成領域、低耐圧系トランジスタ形成領域および高耐圧系トランジスタ形成領域の各々に、p-高耐圧ウェル3が形成される。p-高耐圧ウェル3の形成にあたっては、たとえば、パンチスルー調整および分離能力確保のためにボロン(B)が70〜120keVの注入エネルギー、2×1012cm-2以下のドープ量でイオン注入された後に、トランジスタのしきい値電圧調整のためにボロンが30〜60keVの注入エネルギー、2×1012cm-2以下のドープ量でイオン注入される。
図18を参照して、写真製版技術により半導体基板上にフォトレジストのパターン52が形成され、このパターン52をマスクとしてp型不純物がたとえばイオン注入などにより半導体基板に導入される。これにより、低耐圧系トランジスタ形成領域にp型の低耐圧ウェル4が形成される。低耐圧ウェル4の形成にあたっては、たとえば、パンチスルー調整および分離能力確保のためにボロン(B)が70〜120keVの注入エネルギー、3×1012cm-2以下のドープ量でイオン注入された後に、トランジスタのしきい値電圧調整のためにボロンが30〜60keVの注入エネルギー、1×1013cm-2以下のドープ量でイオン注入される。この後、パターン52はたとえばアッシングなどにより除去される。
図19を参照して、保護回路nMOSトランジスタ形成領域、低耐圧系トランジスタ形成領域および高耐圧系トランジスタ形成領域の各々において、半導体基板の表面上にゲート絶縁層12、22、62のそれぞれを介してゲート電極層13、23、63が形成される。本実施の形態においても、高耐圧系トランジスタのゲート電極層13、63の幅を、低耐圧系トランジスタのゲート電極層23の幅よりも大きくし、高耐圧系トランジスタのゲート絶縁層12、62の厚みを、低耐圧系トランジスタのゲート絶縁層22の厚みよりも厚くしている。
図20を参照して、ゲート電極層13、23、63、写真製版などにより形成したフォトレジストのパターン53などをマスクとしてn型不純物がたとえばイオン注入などにより半導体基板に導入される。これにより、保護回路nMOSトランジスタ形成領域にn型の低濃度領域11a1、11b1が形成され、低耐圧系トランジスタ形成領域にn型の低濃度領域21a、21aが形成され、高耐圧系トランジスタ形成領域にn型の低濃度領域61a、61aが形成される。この後、パターン53はたとえばアッシングなどにより除去される。この際、保護回路nMOSトランジスタ形成領域の低濃度領域11a1はゲート電極層13の端部付近にのみ形成される。
なお上記の例では、低耐圧系の低濃度領域21a、21aと、高耐圧系の低濃度領域11a1、11b1および低濃度領域61a、61aとが同時に形成される場合について説明したが、別々のイオン注入工程により形成されてもよい。この場合には、高耐圧系の低濃度領域11a1、11b1および低濃度領域61a、61aとの形成にあたっては、たとえば、リン(P)が20〜50keVの注入エネルギー、1×1013cm-2以上3×1013cm-2以下のドープ量でイオン注入された後に、拡散のための熱処理が行われる。また低耐圧系の低濃度領域21a、21aの形成にあたっては、たとえば、ヒ素(As)が20〜50keVの注入エネルギー、1×1014cm-2以上5×1014cm-2以下のドープ量でイオン注入される。
図21を参照して、ゲート電極層13、23、63の各側壁に側壁絶縁層14、24、64が形成される。
図22を参照して、ゲート電極層13、23、63、側壁絶縁層14、24、64などをマスクとしてn型不純物がたとえばイオン注入などにより半導体基板に導入される。これにより、保護回路nMOSトランジスタ形成領域にn型の高濃度領域11a2、11b2が形成され、低耐圧系トランジスタ形成領域にn型の高濃度領域21b、21bが形成され、高耐圧系トランジスタ形成領域にn型の高濃度領域61b、61bが形成される。これらの高濃度領域11a2、11b2、高濃度領域21b、21bおよび高濃度領域61b、61bの形成にあたっては、たとえば、ヒ素(As)が30〜50keVの注入エネルギー、1×1015cm-2以上5×1015cm-2以下のドープ量でイオン注入される。
この際、低耐圧系トランジスタ形成領域および高耐圧系トランジスタ形成領域のそれぞれにおいては、低濃度領域21a、61aの各々が高濃度領域21b、61bの各々の側部と下部とに隣接してその周囲を取囲むように高濃度領域21b、61bが形成される。
また保護回路nMOSトランジスタ形成領域においては、低濃度領域11b1が高濃度領域11b2の側部と下部とに隣接してその周囲を取囲むように高濃度領域11b2が形成される。また低濃度領域11a1が、高濃度領域11a2のソース側の端部の側部と下部にのみ隣接するように高濃度領域11a2が形成される。
この後、図14に示す層間絶縁層30、充填層31、導電層32などが形成されて、本実施の形態の半導体装置が完成する。
本実施の形態によれば、図14および図15に示すように、保護回路nMOSトランジスタ形成領域の高濃度領域11a2のソース側の端部(ゲート電極側に位置する側端部領域)以外には低濃度領域11a1が形成されておらず、ソース側の端部以外の高濃度領域11a2がp-高耐圧ウェル3と直接隣接している。このため、この部分におけるドレイン領域11aとp-高耐圧ウェル3とのpn接合部の不純物濃度分布が比較的に急峻になり、ドレイン領域11aの接合耐圧はソース側の端部よりもそれ以外の部分で低くなる。よって、本実施の形態においても実施の形態1と同様、高濃度領域11a2とp-高耐圧ウェル3との接合部における耐圧をソース側の端部における低濃度領域11a1とp-高耐圧ウェル3との接合部における耐圧よりも低くすることができる。これにより、サージ電圧の印加時には、ゲート端部の耐圧よりも低い電圧で高濃度領域11a2とp-高耐圧ウェル3との接合部に電子・正孔対を発生させることができ、ゲート端部のドレイン領域11aで電子・正孔対の発生を防ぐことができる。また寄生バイポーラトランジスタを、該低い電圧で生成された電子・正孔対でONさせることができる。よって、入力保護回路のゲート絶縁層へのキャリアの注入を抑制することができ、結果として上記GIDL機構に基づく微小リーク電流の発生を抑制することができる。
また実際にパンチスルーを起こすチャネル形成領域の真下には、低耐圧ウェル4よりもp型不純物濃度の低い高耐圧ウェル3が位置しているため、高耐圧ウェル3内を空乏層が伸びやすく上記パンチスルーを起こすことが容易となる。
また、本実施の形態2の場合も、ゲート電極側に位置するドレイン領域11aの側端部領域近傍に位置する基板内のp型不純物濃度が高くなるのを回避しながら、ドレイン領域11aの下部に積極的に接合耐圧の低い領域を形成することができる。したがって、実施の形態1の場合と同様に、ゲート電圧を変動させた場合でも、ドレイン領域11aの接合耐圧が変動するのを回避することができる。
さらに、図14に示す保護回路nMOSトランジスタ形成領域の高濃度領域11a2を形成するためには、別途工程を追加する必要はなく、他の高濃度領域11b2などの形成時のマスクのパターンを変更するだけでよい。よって、簡易な工程で半導体装置を製造することができる。
以上のように本発明の実施の形態について説明したが、各実施の形態の構成を適宜組合わせることも当初から予定している。
また、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
本発明は、入/出力端子と内部回路との間に配置された入力保護回路を有する半導体装置およびその製造方法に特に有利に適用することができる。
1 半導体基板、2 素子分離構造、3 高耐圧ウェル、4 低耐圧ウェル、4a p型不純物領域、11a ドレイン領域、11b ソース領域、11a1,11b1,21a,61a 低濃度領域、11a2,11b2,21b,61b 高濃度領域、12,22,62 ゲート絶縁層、13,23,63 ゲート電極層、14,24、64 側壁絶縁層、21,61 ソース領域またはドレイン領域、30 層間絶縁層、30a,30b,30c コンタクトホール、31 充填層、32 導電層、51,52,53,54 パターン、70 p型高濃度不純物領域、71 コンタクト部、N1,HT 高耐圧系nMOSトランジスタ、LT 低耐圧系nMOSトランジスタ、P1 高耐圧系pMOSトランジスタ。
Claims (13)
- 入/出力端子と内部回路との間に配置された入力保護回路を有する半導体装置であって、
主表面を有する第1導電型の基板と、
前記基板の主表面に形成され、第2導電型のソース領域およびドレイン領域を有し、かつ前記入力保護回路に含まれる高耐圧系トランジスタと、
前記基板の主表面に形成され、第2導電型のソース領域およびドレイン領域を有し、かつ前記内部回路に含まれる低耐圧系トランジスタとを備え、
前記高耐圧系トランジスタのドレイン領域は、当該高耐圧系トランジスタのゲート電極側に位置する側端部領域と、該側端部領域よりも前記ゲート電極から離れた位置の下部領域とを有し、
前記下部領域と隣接する第1導電型の第1領域と、前記下部領域との接合耐圧を、前記側端部領域と隣接する第1導電型の第2領域と、前記側端部領域との接合耐圧よりも低くした、半導体装置。 - 前記第1領域に含まれる第1導電型の不純物濃度を、前記第2領域に含まれる第1導電型の不純物濃度よりも高くした、請求項1に記載の半導体装置。
- 前記高耐圧系トランジスタは、前記基板の主表面に形成された第1導電型の第1ウェル上に形成され、
前記低耐圧系トランジスタは、前記基板の主表面に形成され前記第1ウェルよりも高濃度の第1導電型の第2ウェル上に形成され、
前記第1領域に含まれる第1導電型の不純物濃度を、前記第2ウェルに含まれる第1導電型の不純物濃度と実質的に等しくした、請求項2に記載の半導体装置。 - 前記側端部領域において前記第2領域と隣接する部分の第2導電型の不純物濃度を、前記下部領域において前記第1領域と隣接する部分の第2導電型の不純物濃度よりも低くした、請求項1に記載の半導体装置。
- 入/出力端子と内部回路との間に配置された入力保護回路を有する半導体装置であって、
主表面を有する第1導電型の基板と、
前記基板の主表面に形成され、第2導電型のソース領域およびドレイン領域を有し、かつ前記入力保護回路に含まれる高耐圧系トランジスタと、
前記基板の主表面に形成され、第2導電型のソース領域およびドレイン領域を有し、かつ前記内部回路に含まれる低耐圧系トランジスタと、
前記高耐圧系トランジスタのドレイン領域と隣接する第1導電型の不純物領域とを備え、
前記高耐圧系トランジスタのドレイン領域は、当該高耐圧系トランジスタのゲート電極側に位置する側端部領域と、該側端部領域よりも前記ゲート電極から離れた位置の下部領域とを有し、
前記不純物領域に含まれる第1導電型の不純物濃度は、前記側端部領域と隣接する第1導電型の領域に含まれる第1導電型の不純物濃度よりも高く、
前記不純物領域は、前記側端部領域に達することなく前記下部領域と隣接するように形成され、
前記高耐圧系トランジスタのゲート電極側に位置する前記不純物領域の端部は、前記高耐圧系トランジスタのゲート電極と重ならないように当該ゲート電極から離隔している、半導体装置。 - 前記高耐圧系トランジスタは、ゲート電極の側壁上に側壁絶縁層を有し、
前記高耐圧系トランジスタのゲート電極側に位置する前記不純物領域の端部を、前記側壁絶縁層と重ならないように当該側壁絶縁層から離隔させた、請求項5に記載の半導体装置。 - 入/出力端子と内部回路との間に配置された入力保護回路を有する半導体装置であって、
主表面を有する基板と、
前記基板の主表面に形成された第1導電型の第1ウェルと、
前記基板の主表面に形成され、かつ前記第1ウェルよりも第1導電型の不純物濃度が高い第1導電型の第2ウェルと、
前記第1ウェルに形成された第2導電型のソース領域およびドレイン領域を有し、かつ前記入力保護回路に含まれる高耐圧系トランジスタと、
前記第2ウェルに形成された第2導電型のソース領域およびドレイン領域を有し、かつ前記内部回路に含まれる低耐圧系トランジスタと、
前記高耐圧系トランジスタの前記ドレイン領域の下部に隣接するように前記第2ウェルと同一の製造工程で形成された第1導電型の不純物領域とを備えた、半導体装置。 - 入/出力端子と内部回路との間に配置された入力保護回路を有する半導体装置であって、
主表面を有する基板と、
前記基板の主表面に形成された第1導電型の第1ウェルと、
前記第1ウェルに形成された第2導電型のソース領域およびドレイン領域を有し、かつ前記入力保護回路に含まれる高耐圧系トランジスタとを備え、
前記高耐圧系トランジスタの前記ソース領域は、前記基板の主表面に形成された第2導電型の高濃度領域と、前記高濃度領域の側部および下部に隣接して周囲を取囲む低濃度領域とを有し、
前記高耐圧系トランジスタの前記ドレインは、前記基板の主表面に形成された第2導電型の高濃度領域と、前記高濃度領域の前記ソース側の端部の側部および下部にのみ隣接する低濃度領域とを有する、半導体装置。 - 前記内部回路に含まれる高耐圧系トランジスタをさらに備え、
前記内部回路に含まれる前記高耐圧系トランジスタのソース領域およびドレイン領域のそれぞれは、前記基板の主表面に形成された高濃度領域と、前記高濃度領域の側部および下部に隣接して周囲を取囲む低濃度領域とを有していることを特徴とする、請求項8に記載の半導体装置。 - 前記入力保護回路に含まれる高耐圧系トランジスタを取り囲む第1導電型の環状不純物領域と、
前記環状不純物領域に接地電位を与える接地電極とをさらに備えた、請求項1から請求項9のいずれかに記載の半導体装置。 - 入/出力端子と内部回路との間に配置された入力保護回路を有する半導体装置の製造方法であって、
基板の主表面に第1導電型の第1ウェルを形成する工程と、
前記基板の主表面に、前記第1ウェルよりも第1導電型の不純物濃度が高い第1導電型の第2ウェルを形成するとともに、前記第2ウェルと同じ製造工程で前記第1ウェル内に第1導電型の不純物領域を形成する工程と、
前記内部回路に含まれる低耐圧系トランジスタの第2導電型のソース領域およびドレイン領域を前記第2ウェルに形成し、前記入力保護回路に含まれる高耐圧系トランジスタの第2導電型のソース領域およびドレイン領域を前記第1ウェルに形成する工程とを備え、
前記高耐圧系トランジスタの前記ドレイン領域の下部に前記不純物領域が隣接するように前記高耐圧系トランジスタの前記ドレイン領域は形成される、半導体装置の製造方法。 - 入/出力端子と内部回路との間に配置された入力保護回路を有する半導体装置の製造方法であって、
基板の主表面に第1導電型の第1ウェルを形成する工程と、
前記基板の主表面上にゲート絶縁層を介してゲート電極層を形成する工程と、
前記ゲート電極層をマスクとして前記基板の主表面に不純物を導入することにより、前記入力保護回路に含まれる高耐圧系トランジスタのソース領域およびドレイン領域を構成する第2導電型の1対の低濃度領域を前記第1ウェルに形成する工程と、
前記ゲート電極層の側面に側壁絶縁層を形成する工程と、
前記ゲート電極層と前記側壁絶縁層とマスクパターンとをマスクとして前記基板の主表面に不純物を導入することにより、前記第1ウェルに前記ソース領域および前記ドレイン領域を構成する第2導電型の1対の高濃度領域を形成する工程とを備え、
前記ソース領域の前記高濃度領域は、前記高濃度領域の側部および下部が前記低濃度領域に取囲まれるように形成され、
前記ドレイン領域の前記高濃度領域は、前記高濃度領域の前記ソース側の端部の側部および下部のみが前記低濃度領域に取囲まれるように形成される、半導体装置の製造方法。 - 前記内部回路に含まれる高耐圧系トランジスタのソース領域およびドレイン領域を構成する第2導電型の1対の低濃度領域は、前記入力保護回路に含まれる前記高耐圧系トランジスタの前記ソース領域および前記ドレイン領域を構成する第2導電型の1対の低濃度領域と同じ製造工程で形成され、
前記内部回路に含まれる前記高耐圧系トランジスタのソース領域およびドレイン領域を構成する第2導電型の1対の高濃度領域は、前記入力保護回路に含まれる前記高耐圧系トランジスタの前記ソース領域および前記ドレイン領域を構成する第2導電型の1対の高濃度領域と同じ製造工程で形成され、
前記内部回路に含まれる前記高耐圧系トランジスタの前記ソース領域および前記ドレイン領域のそれぞれの前記低濃度領域は、前記高濃度領域の側部および下部に隣接して周囲を取囲むように形成されていることを特徴とする、請求項12に記載の半導体装置の製造方法。
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