JP2006185952A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】
静電保護用ＭＩＳＦＥＴは、静電保護用ＭＩＳＦＥＴの占有面積を従来よりも縮小する技術を提供する。また基板電流を発生しやすくすることで寄生バイポーラトランジスタを導通しやすくし、高い静電保護能力を備えた静電保護用ＭＩＳＦＥＴを提供する。
【解決手段】
ドレインの非シリサイド領域の不純物濃度を薄くし、かつ接合を浅く形成することにより、従来よりも非シリサイド領域の比抵抗を高め、非シリサイド領域の占有面積を縮小する。さらに、非シリサイド領域の下方にウェルと同じ極性の中濃度不純物層を形成して、リーク電流の大きいｐｎ接合を形成することにより基板電流を発生しやすくし、寄生バイポーラトランジスタを導通しやすくすることで、静電保護能力を高める。
【選択図】 図１

Description

本発明は、半導体装置及びその製造方法に関し、特にＬＳＩ内部回路を静電破壊から保護するための静電保護半導体装置及びその製造方法に関する。
一般に半導体装置は静電気放電による破壊を受けやすいため、入出力端子とＬＳＩ内部回路との間には、内部回路を静電気から保護するための静電保護素子や、静電保護回路が設けられている。
図４は、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとを静電保護素子として用いた、一般的な入力保護回路を模式的に示したものである。
図４の入力保護回路は、ｎ型ＭＩＳＦＥＴ１とｐ型ＭＩＳＦＥＴ２それぞれのドレインＤｎ及びＤｐが入力端子３に接続され、ｎ型ＭＩＳＦＥＴ１のソースＳｎがＧＮＤ端子４に接続され、ｎ型ＭＩＳＦＥＴ１の基板Ｂｎが基板抵抗ＲｎＢを介してＧＮＤ端子４に接続され、ｎ型ＭＩＳＦＥＴ１のゲートＧｎが抵抗ＲｎＧを介してＧＮＤ端子４に接続され、ｐ型ＭＩＳＦＥＴ２のソースＳｐが電源端子５に接続され、ｐ型ＭＩＳＦＥＴ２の基板Ｂｐが基板抵抗ＲｐＢを介して電源端子５に接続され、ｐ型ＭＩＳＦＥＴ２のゲートＧｐが抵抗ＲｐＧを介して電源端子５に接続されることにより構成されている。
以下、図４を用いて入力保護回路の動作原理と、静電保護用ＭＩＳＦＥＴであるｎ型ＭＩＳＦＥＴ１及びｐ型ＭＩＳＦＥＴ２の構造について説明する。
まず、正の静電気からの保護原理について説明する。電源端子５に電源電圧ＶＤＤが与えられている状態において、正の静電気が発生して入力端子３にＶＤＤ＋α（α≒０．７Ｖ）以上の正の過剰電圧が与えられた場合を想定する。このとき、まずｐ型ＭＩＳＦＥＴ２のドレインＤｐ−基板Ｂｐ間のｐｎ接合ダイオード６が順バイアスされて導通し、電源端子５から過剰な正電荷が排出される。それでもなお正電荷が排出しきれず、入力端子３への印加電圧がさらに上昇すると、ｐ型ＭＩＳＦＥＴ２のチャネルが導通し、ｐｎ接合ダイオード６に加えてｐ型ＭＩＳＦＥＴ２のチャネル経由でも、正電荷が排出される。
また、もしも電源端子５が開放された状態で、入力端子３に正の過剰電圧が印加された場合には、ｎ型ＭＩＳＦＥＴ１のドレイン端で高電界が発生し、インパクトイオン化現象やバンド間トンネル現象による電流がドレインから基板に向けて流れる。この基板電流が基板抵抗ＲｎＢを流れることで生じる電圧降下により、ｎ型ＭＩＳＦＥＴ１のソースＳｎ−基板Ｂｎ−ドレインＤｎで構成される寄生ｎｐｎバイポーラトランジスタ７のベース電位が上昇して寄生ｎｐｎバイポーラトランジスタ７が導通し、ｎ型ＭＩＳＦＥＴ１のドレインＤｎからソースＳｎへと大電流が流れ、ＧＮＤ端子４から過剰な正電荷が排出される。
次に、負の静電気からの保護原理について説明する。負の静電気が発生して入力端子３に−α以下の負の過剰電圧が与えられると、まずｎ型ＭＩＳＦＥＴ１のドレインＤｎ−基板Ｂｐ間のｐｎ接合ダイオード９が順バイアスされて導通し、ＧＮＤ端子４から過剰な負電荷が排出される。それでもなお負電荷が排出しきれず、入力端子３への印加電圧がさらに低下すると、ｎ型ＭＩＳＦＥＴ１のチャネルが導通し、ｐｎ接合ダイオード９に加えてｎ型ＭＩＳＦＥＴ１のチャネル経由でも、負電荷が排出される。
また、もしもＧＮＤ端子が開放された状態で、入力端子３に負の過剰電圧が印加された場合には、ｐ型ＭＩＳＦＥＴ２のドレイン端で高電界が発生し、インパクトイオン化現象やバンド間トンネル現象による電流が基板からドレインに向けて流れる。この基板電流が基板抵抗ＲｐＢを流れることで生じる電圧降下により、ｐ型ＭＩＳＦＥＴ２のソースＳｐ−基板Ｂｐ−ドレインＤｐで構成される寄生ｐｎｐバイポーラトランジスタ８のベース電位が低下（負側に上昇）して寄生バイポーラトランジスタ８が導通し、ｐ型ＭＩＳＦＥＴ２のソースＳｐからドレインＤｐへと大電流が流れ、電源端子５から過剰な負電荷が排出される。
以上のような原理で過剰な電荷が排出され、静電保護がなされる。しかしながら、大電流が流れる際に静電保護用ＭＩＳＦＥＴのゲート端付近に集中して熱が発生するため、熱破壊がおきる場合がある。このような熱破壊を防ぐためには、静電保護用ＭＩＳＦＥＴのドレイン領域を高抵抗にし、ゲート端付近での電流密度を低減して熱の集中を緩和することが必要である。
ドレイン領域を高抵抗にするための方法として、ｎ型ＭＩＳＦＥＴ１及びｐ型ＭＩＳＦＥＴ２のドレイン領域の一部に非シリサイド領域１０、１１を設ける方法が提案されている。（例えば特許文献１参照。）一般に、ＭＩＳＦＥＴにおいては配線接続時のコンタクト抵抗を小さくするために、ドレイン領域及びソース領域の表面を金属シリサイド化するが、静電保護用ＭＩＳＦＥＴのドレイン領域においては、配線接続部の周辺のみにシリサイド領域１２を形成し、ドレイン配線接続部とゲートとの間はシリサイド化せずに非シリサイド領域１０、１１としてそのままシリコン表面が露呈するように形成する。非シリサイド領域１０、１１の長さを１μｍ〜４μｍ程度にすることで、電流密度を低減して熱の集中を緩和するのに十分な高抵抗を得ることができる。
なお、静電保護用ＭＩＳＦＥＴのゲート長は０．４μｍ程度であり、非シリサイド領域を含むドレイン領域およびソース領域をあわせると、静電保護用ＭＩＳＦＥＴの全長は２μｍ〜５μｍになる。
特開２０００−１５６５０１号公報
前述したように、静電保護用ＭＩＳＦＥＴは長い非シリサイド領域を備えているために広い占有面積を必要とする。このためこれが半導体装置の微細化を阻む問題となっていた。
本発明は、前記実情に鑑みてなされたもので、静電保護用ＭＩＳＦＥＴの占有面積を従来よりも縮小する技術を提供することを第１の目的とする。
また、静電保護用ＭＩＳＦＥＴは一般に３．３Ｖや５Ｖ等の高駆動電圧ＭＩＳＦＥＴの製造プロセスで製造されるが、高駆動電圧ＭＩＳＦＥＴは、静電気排出要因である寄生バイポーラトランジスタの導通が起こりにくく、特に電源端子開放時の正電荷排出において十分な静電保護能力を得られない場合がある。なぜなら、一般に高駆動電圧ＭＩＳＦＥＴは、ソース・ドレイン領域のゲート側端部に低濃度領域１３Ｌ，１４Ｌを有するいわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を採用してドレイン端で発生する電界が緩和されているため、寄生バイポーラトランジスタを導通させるためのトリガとなる基板電流が発生しにくいためである。
そこで、基板電流を発生しやすくすることで寄生バイポーラトランジスタを導通しやすくし、高い静電保護能力を備えた静電保護用ＭＩＳＦＥＴを提供することを、本発明の第２の目的とする。
前記第１の目的を達成するため、本発明に係る半導体装置は、静電保護用ｎ型ＭＩＳＦＥＴのドレインの非シリサイド領域の不純物層を、通例のＭＩＳＦＥＴを構成する不純物層よりも大きな比抵抗をもつ、比較的浅い低濃度もしくは中濃度第２導電型不純物層（ｎ型中濃度不純物層）で構成する。
さらに、前記第２の目的を達成するため、上記半導体装置において、前記低濃度もしくは中濃度第２導電型不純物層の下方に中濃度もしくは高濃度の第１導電型不純物層を形成している。
なお、上記構成は、第１導電型不純物層と第２導電型不純物層の導電型を入れ替えた構成にすることで、静電保護用ｐ型ＭＩＳＦＥＴにも適用可能である。
すなわち、本発明の半導体装置は、半導体基板の表面部に形成された第１導電型の半導体層からなるチャネル領域と、前記チャネル領域の上方にゲート絶縁膜を介して形成されたゲート電極と、前記チャネル領域の側方表面に、前記チャネル領域を挟むように形成された第２導電型の不純物層からなるソース領域およびドレイン領域と、前記ソース領域または前記ドレイン領域が、チャネル領域側の端部と、前記ソース領域またはドレイン領域に形成されるコンタクト領域との間に、隣接領域よりも浅くかつ低濃度の第２導電型領域からなる低濃度第２導電型不純物層を具備したことを特徴とする。
この構成により、前記ソース領域またはドレイン領域に形成されるコンタクト領域との間に、隣接領域よりも浅くかつ低濃度の第２導電型領域からなる低濃度第２導電型不純物層を形成しているため、小面積領域で、電流密度を低減して熱の集中を緩和するのに十分な高抵抗を得ることができ、素子の小型化をはかることができる。
また、本発明の半導体装置は、前記低濃度第２導電型不純物層の下方に、前記低濃度第２導電型不純物層と接合を形成するように形成され、前記低濃度第２導電型不純物層よりも高濃度の第１導電型の不純物層からなる高濃度第１導電型不純物層を具備したものを含む。
この構成により、この高濃度第１導電型不純物層の存在により、従来よりも電流がリークしやすく、すなわち基板電流が発生しやすくなるために、寄生バイポーラトランジスタが導通しやすくなることにより、静電保護能力を高めることができる。
また、本発明の半導体装置は、前記ソースまたはドレイン領域は、チャネル領域側の端部と前記低濃度第２導電型不純物層との間に位置する表面に、低濃度の第２導電型領域からなる低濃度第２導電型領域を介して、より高濃度の第２導電型領域からなる中濃度第２導電型不純物層を配設したものを含む。
この構成により、さらに基板電流が発生しやすくなり、より寄生バイポーラトランジスタを導通しやすくすることができ、より一層静電保護能力を高めることができる。
また、本発明の半導体装置は、前記コンタクト領域は、前記ソース領域及び前記ドレイン領域の表面の一部に形成された金属シリサイド層を含むものを含む。
この構成により、コンタクト位置ではコンタクト抵抗の低減をはかることができる。また金属シリサイド以外にも、高濃度領域を形成すれば同様の効果を奏効する。
また、本発明の半導体装置は、前記ソース領域及び前記ドレイン領域は、前記金属シリサイド層を介して形成される配線コンタクトを具備したものを含む。
この構成により、配線が形成されているため、コンタクト抵抗の低減が可能である。
また、本発明の半導体装置は、前記接合は前記半導体基板の表面から深さ０．０５〜０．１２μｍの間に形成されているものを含む。
この構成により、電流経路を表面近傍に限定することができ、より高抵抗化をはかることができるため、より小面積で高抵抗を得ることが可能となる。
また、本発明の半導体装置の製造方法は、半導体基板の表面部にチャネル領域となる第１導電型の半導体層を形成する工程と、前記第１導電型の半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記第１導電型の半導体層上にイオン注入を行い、前記チャネル領域の側方表面に、前記チャネル領域を挟むように形成された第２導電型の不純物層からなるソース領域およびドレイン領域を形成する工程とを含み、前記ソース領域およびドレイン領域を形成する工程が、チャネル領域側の端部と、前記ソース領域またはドレイン領域に形成されるコンタクト領域との間に、隣接領域よりも浅くかつ低濃度の第２導電型領域からなる低濃度第２導電型不純物層を形成する不純物層形成工程を具備している。
この構成により、大幅なマスクの追加なしに、静電保護能力の高い半導体装置を形成することができる。
また、本発明の半導体装置の製造方法は、前記ソース領域およびドレイン領域を形成する工程が、前記半導体基板の前記ゲート電極近傍に、前記ゲート電極をマスクとして第２導電型の不純物イオンを注入して、前記半導体基板の上層部に低濃度第２導電型不純物層を形成する第１の工程と、前記ゲート電極近傍をマスキングし、前記半導体基板に第２導電型の不純物イオンを注入して、前記半導体基板の上層部に前記低濃度第２導電型不純物層に隣接するように中濃度第２導電型不純物層を形成する第２の工程と、前記ゲート電極の側面にサイドウォールを形成する第３の工程と、前記中濃度第２導電型不純物層の上部をマスキングし、当該フォトレジストと前記ゲート電極と前記サイドウォールとをマスクとして、前記半導体基板に第２導電型の不純物イオンを注入して、前記サイドウォールの前記ゲート電極と接していない側の領域に高濃度第２導電型半導体層からなるソース領域及びドレイン領域を形成する第４の工程とを具備したものを含む。
この構成により、大幅なマスクの追加なしに、静電保護能力の高い半導体装置を形成することができる。
また、本発明の半導体装置の製造方法は、前記第２の工程は、前記半導体基板に対して約８００℃〜約９５０℃の温度で熱処理を施す工程を含み、前記第４の工程は、前記半導体基板に対して約９５０℃〜約１０５０℃の温度で熱処理を施す工程を含むものを含む。
この構成により、２回の熱拡散工程を含むが、１回目をより低温下で実現するようにしているため、拡散長の伸びを低減し、微細で高精度の半導体装置を形成することが可能となる。
また、本発明の半導体装置の製造方法は、前記ソース領域およびドレイン領域を形成する工程が、前記ゲート電極の側面にサイドウォールを形成する第３の工程と、前記ゲート電極と前記サイドウォールとをマスクとして、前記半導体基板に第２導電型の不純物イオンを注入して、前記サイドウォールの前記ゲート電極と接していない側の領域に中濃度第２導電型半導体層を形成する第４の工程と、前記半導体基板表面の前記ソース領域およびドレイン領域を形成する領域の一部を除く領域をマスキングし、第１の導電型の不純物イオンを注入することにより、表面部に第２導電型低濃度層を形成する第５の工程とを具備したものを含む。
この構成によれば、低濃度領域を形成するに際し、高濃度領域の表面に逆導電型の不純物を導入することにより実現しようとするものである。より浅く低濃度の領域を形成することができる。
また、本発明の半導体装置の製造方法は、前記第５の工程の後、さらに高濃度第１の導電型の不純物イオンを深く注入することにより、第２導電型低濃度層の下方にこれと接合を形成するように高濃度第１導電型不純物層を形成する第６の工程とを含む。
この構成によれば、容易に高濃度第１導電型不純物層を形成することができる。
また、本発明の半導体装置の製造方法は、前記第４の工程は、前記半導体基板に対して約８００℃〜約９５０℃の温度で熱処理を施す工程を含み、前記第５の工程は、前記半導体基板に対して約９５０℃〜約１０５０℃の温度で熱処理を施す工程を含むものを含む。
この構成により、２回の熱拡散工程を含むが、１回目をより低温下で実現するようにしているため、拡散長の伸びを低減し、微細で高精度の半導体装置を形成することが可能となる。
また、本発明の半導体装置の製造方法は、前記第４の工程の熱処理は、５秒〜１５秒実行され、前記第５の工程の熱処理は、５秒〜１５秒実行されるものを含む。
この構成により、２回の熱拡散工程を含むが、短時間で実行するようにしているため、拡散長の伸びを低減し、微細で高精度の半導体装置を形成することが可能となる。
また、本発明の半導体装置の製造方法は、前記ソース領域及びドレイン領域のうち、後にコンタクトを形成する領域の表面を金属シリサイド化する工程を含む。
この構成により、容易に低抵抗のコンタクトを得ることができる。
静電保護用ＭＩＳＦＥＴのドレインの非シリサイド領域の比抵抗が通例のＭＩＳＦＥＴよりも大きく形成されていることにより、従来よりも非シリサイド領域を短くすることができる。その結果、静電保護用ＭＩＳＦＥＴの占有面積を縮小することが可能となる。
また、非シリサイド領域の中濃度第２導電型不純物層と、その下方に接して形成された中濃度もしくは高濃度第１導電型不純物層とで形成されるｐｎ接合ダイオードは、通例のＭＩＳＦＥＴのドレイン（高濃度第１導電型不純物層）−基板（低濃度第１導電型不純物層）間に形成されるｐｎ接合にくらべて逆方向バイアス時に発生する電界の強度が強くなるため、発生する基板電流も従来よりも大きくなる。したがって、静電保護用ＭＩＳＦＥＴの寄生バイポーラトランジスタを導通させるためのトリガとなる基板電流が従来よりも大きくなるため、従来よりも、寄生バイポーラトランジスタが導通しやすくなり、静電保護能力を向上させることができる。
以下、本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
まず本発明の実施の形態１に係る静電保護用ＭＩＳＦＥＴについて図１を参照しながら説明する。
図１は本発明による静電保護用ｎ型ＭＩＳＦＥＴを示す断面図である。
図１に示すように、ｐ型の半導体基板１０１には、ｐ型の不純物例えばホウ素イオンが低濃度にドーピングされてなるｐウェル領域１０２が形成されている。また半導体基板１０１の上部には、シリコン酸化膜あるいはシリコン酸窒化膜等からなるゲート絶縁膜１０３を介して、ポリシリコンからなるゲート電極１０４が形成されている。ゲート電極１０４の側面には、シリコン酸化膜もしくはシリコン窒化膜もしくはシリコン酸窒化膜あるいは、それらの重ねあわせで形成されてなるサイドウォール１０５が形成されている。
半導体基板１０１の表面部におけるゲート絶縁膜１０３の直下の領域には、ｐ型不純物が中濃度にドーピングされてなるｐ型のチャネル領域１０６が形成されている。また、半導体基板１０１の表面部におけるゲート電極１０４の両側方の領域には、ヒ素あるいはリンイオン等のｎ型不純物によりドーピングされてなるソース領域１０７およびドレイン領域１０８が形成されている。
ソース領域１０７およびドレイン領域１０８のうち、チャネル領域１０６と接する付近には、ｎ型不純物が低濃度にドーピングされてなるＬＤＤ領域１０９が形成されている。ソース領域１０７およびドレイン領域１０８に配線接続するためのコンタクト部には、シリサイド領域１１０が形成されている。
ドレイン領域１０８のうちシリサイド領域１１０とゲート電極１０４との間の領域、厳密にいうとシリサイド領域１１０とＬＤＤ領域１０９との間の領域は、非シリサイド領域１１１となっており、非シリサイド領域１１１における半導体基板１０１の表面部には、ｎ型不純物が高濃度にドーピングされてなるｎ＋領域１１２に挟まれる形で、ｎ＋領域１１２より低めの濃度でｎ型不純物がドーピングされてなるｎ＋’領域１１３が形成されている。
そしてこのｎ＋’領域１１３の下方にはｐ型不純物が中濃度もしくは高濃度にドーピングされてなるｐ＋’領域１１４が形成されている。なお、ｎ＋’領域１１３とｐ＋’領域１１４との接合面は半導体基板１０１の表面から、深さ０．０５〜０．１２μｍの深さに形成されている。
なお、上記実施の形態１の半導体装置は、ｎ型領域とｐ型領域を入れ替えた構成にすることで、静電保護用ｐ型ＭＩＳＦＥＴにも適用可能である。
上記構成によれば非シリサイド領域１１１が、従来よりも低いドーピング濃度のｎ＋’領域１１３として比較的浅く形成されているために、非シリサイド領域がｎ＋領域のみで深く形成されている従来の静電保護用ＭＩＳＦＥＴに比べて、非シリサイド領域の比抵抗が大きい。従って、従来の静電保護用ＭＩＳＦＥＴと同等の抵抗機能を、従来よりも短い長さの非シリサイド領域で実現することができ、静電保護用ＭＩＳＦＥＴの占有面積を縮小することができる。
例えば、従来の静電保護用ＭＩＳＦＥＴの非シリサイド領域が、ドーズ量５×１０１５ｃｍ−２で接合深さが０．２μｍ程度になるようにヒ素イオンを注入されて形成されたｎ＋領域であった場合、非シリサイド領域をドーズ量５×１０１４ｃｍ−２で接合深さが０．１μｍ程度になるようにヒ素イオンを注入して中濃度ｎ型領域として形成することにより、非シリサイド領域の抵抗値を５倍程度高めることができる。従ってこの場合は非シリサイド領域の占有面積を従来の５分の１に縮小することが可能である。
また、実施の形態１のもう一つの特徴である非シリサイド領域１１１に形成されるｎ＋’領域１１４からなるｐｎ接合ダイオードは、ｎ＋領域と低濃度ｐ型領域で形成される１１３とｐ＋’領域１１４からなるｐｎ接合ダイオードは、ｎ＋領域と低濃度ｐ型領域とで形成される従来の静電保護用ＭＩＳＦＥＴのドレイン−ｐウェル間ｐｎ接合ダイオードにくらべて逆方向バイアス時のリーク電流が大きくなる。従って静電保護用ＭＩＳＦＥＴの寄生バイポーラトランジスタを導通させるためのトリガとなる基板電流が従来よりも大きくなり、従来よりも、寄生バイポーラトランジスタが導通しやすくなり、静電保護能力が向上する。
例えば、ｎ＋’領域１１３が、注入エネルギー５ｋｅＶ及びドーズ量５×１０１４ｃｍ−２にてヒ素イオン注入され、ｐ＋’領域１１４が注入エネルギー１０ｋeＶ及びドーズ量５×１０１３ｃｍ−２にてホウ素イオン注入されて形成された場合、ｐｎ接合の逆方向バイアス時のリーク電流は従来に比べて２桁以上増加する。これにより、寄生ｎｐｎバイポーラトランジスタを従来よりも１Ｖ程度低いドレイン電圧で導通させることができる。
（実施の形態２）
実施の形態２は、実施の形態１に係る半導体装置を製造するための方法である。
本発明の実施の形態２に係る静電保護用ＭＩＳＦＥＴの製造方法について、図２（ａ）〜（ｆ）及び図１を参照しながら説明する。
まず図２（ａ）に示すように、ｐ型のシリコン基板からなる半導体基板１０１にホウ素イオンを２００ｋｅＶ〜２０００ｋｅＶの注入エネルギー及び１×１０１３ｃｍ−２〜１×１０１４ｃｍ−２のドーズ量でイオン注入することにより低濃度のｐウェル領域１０２を形成した後、半導体基板１０１の表面部にホウ素イオンを１５ｋｅＶ〜１００ｋｅＶ及び、１×１０１２ｃｍ−２〜１×１０１３ｃｍ−２のドーズ量でイオン注入することにより、ｐウェル領域１０２の上部に中濃度ｐ型のチャネル領域１０６を形成する。
次に、半導体基板１０１の表面を酸化、もしくは酸窒化して、３ｎｍから９ｎｍの厚さを有する絶縁膜を形成し、続いて前記絶縁膜の全面を覆うように２００ｎｍから３００ｎｍの厚さでポリシリコン膜を堆積し、リンイオンを１０ｋｅＶ〜２０ｋｅＶの注入エネルギー及び１×１０１５ｃｍ−２〜１×１０１６ｃｍ−２のドーズ量でイオン注入する。続いて前記ポリシリコン膜及び前記絶縁膜をパターニングすることにより図２（ｂ）に示すようにゲート絶縁膜１０３及びゲート電極１０４を形成する。
次に、図２（ｃ）に示すように、後にｎ＋’領域１１３になる領域の上部をフォトリソグラフィー技術により第１のフォトレジスト１１６でマスキングし、フォトレジスト１１６とゲート電極１０４をマスクとして、リンイオンを４０ｋｅＶ〜６０ｋｅＶの注入エネルギー及び１×１０１３ｃｍ−２〜１×１０１４ｃｍ−２のドーズ量でイオン注入することにより、ＬＤＤ領域１０９を形成する。
次に、図２（ｄ）に示すように、ゲート電極１０４及びＬＤＤ領域１０９をフォトリソグラフィー技術により第２のフォトレジスト１１７でマスキングし、続いてヒ素イオンを３ｋｅＶ〜１０ｋｅＶの注入エネルギー及び５×１０１４ｃｍ−２〜１×１０１５ｃｍ−２のドーズ量でイオン注入することにより、ｎ＋’領域１１３を形成し、続いてホウ素イオンを１０ｋｅＶ〜２０ｋｅＶの注入エネルギー及び２×１０１３ｃｍ−２〜８×１０１３ｃｍ−２のドーズ量でイオン注入することにより、ｎ＋’領域１１３の下部に、ｐ＋’領域１１４を形成する。その後、半導体基板１０１に対して、不活性ガス雰囲気中において例えば９００℃の温度下で１０秒間の熱処理を施す。
次に、半導体基板１０１の全面を覆うように、シリコン酸化膜もしくはシリコン窒化膜を堆積させ、続いて、堆積させたシリコン酸化膜もしくはシリコン窒化膜に対し、異方性エッチングを行うことにより図２（ｅ）に示すようにゲート電極１０４の側面にサイドウォール１０５を形成する。
次に、図２（ｆ）に示すように、ｎ＋’領域１１３の上部をフォトリソグラフィー技術により第３のフォトレジスト１１８でマスキングし、続いてヒ素イオンを４０ｋｅＶ〜６０ｋｅＶの注入エネルギー及び１×１０１５ｃｍ−２〜６×１０１５ｃｍ−２のドーズ量でイオン注入することにより、ｎ＋領域１１２を形成する。その後、半導体基板１０１に対して、１０００℃の高温下で１０秒間の熱処理を施す。
以後は従来のＭＩＳＦＥＴの製造方法に従って、図１に示すように配線と接続シリサイド領域１１０を形成し、静電保護用ｎ型ＭＩＳＦＥＴが完成する。
なお、通常、半導体装置の製造工程においては、入出力回路用の高駆動電圧ＭＩＳＦＥＴ（静電保護用ＭＩＳＦＥＴも含む）と内部回路用の低駆動電圧ＭＩＳＦＥＴとを同時に製造しているが、前記実施の形態２においては、低駆動電圧ＭＩＳＦＥＴ用の工程は省略して説明している。
また、前記実施の形態において、９００℃の温度下で１０秒行われる熱処理は、８００℃〜９５０℃の温度下で、５秒〜１５秒行われるものであってもよい。
また、１０００℃の高温下で１０秒行われる熱処理は、９５０℃〜１０５０℃の高温下で、５秒〜１５秒行われる熱処理であってもよい。
高駆動電圧ＭＩＳＦＥＴ（静電保護用ＭＩＳＦＥＴも含む）と内部回路用の低駆動電圧ＭＩＳＦＥＴとを同時に製造するＣＭＯＳプロセスにおいては、ＬＤＤ領域１０９形成用のイオン注入工程からｐ型ＭＩＳＦＥＴを保護するためのマスキング処理を行う工程で第１のフォトレジスト１１６を同時に形成することができる。また低駆動電圧ＭＩＳＦＥＴ用のイオン注入工程から高駆動電圧ＭＩＳＦＥＴを保護するためのマスキング処理を行う工程で第２のフォトレジスト１１７を同時に形成することができる。さらに、またｎ＋’領域１１３を形成するためのイオン注入及びｐ＋’領域１１４を形成するためのイオン注入は、それぞれ低駆動電圧ＭＩＳＦＥＴ製造工程のエクステンション注入及びポケット注入と共通化可能であり、またｎ＋領域１１２形成用のイオン注入工程からｐ型ＭＩＳＦＥＴを保護するためのマスキング処理工程において第３のフォトレジスト１１８を同時に形成することができるので、従来の製造方法からプロセス工程数やマスク数を追加することなく、本発明を実施することができる。
（実施の形態３）
次に本発明の実施の形態３として、この半導体装置の他の製造方法について説明する。実施の形態３は実施の形態１に係る半導体装置の別の製造方法であり、図２（ｂ）のゲート電極１０４を形成する工程までは、第２の実施の形態２と同様である。
本発明の実施の形態３に係る静電保護用ＭＩＳＦＥＴの製造方法について、図２（ｂ）及び図３（ａ）〜（ｅ）を参照しながら説明する。
実施の形態２の要領でゲート電極１０４を形成した後、図３（ａ）に示すように、このゲート電極１０４をマスクとして、リンイオンを４０ｋｅＶ〜６０ｋｅＶの注入エネルギー及び１×１０１３ｃｍ−２〜１×１０１４ｃｍ−２のドーズ量でイオン注入することにより、ＬＤＤ領域１０９を形成する。
次に、半導体基板１０１の全面を覆うように、シリコン酸化膜もしくはシリコン窒化膜を堆積させ、続いて、堆積させたシリコン酸化膜もしくはシリコン窒化膜に対し、異方性エッチングを行うことにより図３（ｂ）に示すようにゲート電極１０４の側面にサイドウォール１０５を形成する。
次に、図３（ｃ）に示すように、ヒ素イオンを４０ｋｅＶ〜６０ｋｅＶの注入エネルギー及び１×１０１５ｃｍ−２〜６×１０１５ｃｍ−２のドーズ量でイオン注入することにより、ｎ＋領域１１２を形成する。
次に、図３（ｄ）に示すように、後にｎ＋’領域１１３となる領域の上部を開口した状態でフォトレジスト１１９を形成し、続いてホウ素イオンを５ｋｅＶ〜１０ｋｅＶの注入エネルギー及び１×１０１５ｃｍ−２〜５×１０１５ｃｍ−２のドーズ量でイオン注入して、開口部における半導体基板１０１の表面付近のｎ型不純物濃度を低下させてｎ＋’領域１１３を形成し、続いてホウ素イオンを１２ｋｅＶ〜５０ｋｅＶの注入エネルギー及び２×１０１５ｃｍ−２〜８×１０１５ｃｍ−２のドーズ量でイオン注入することにより、ｎ＋’領域１１３の下部にｐ＋’領域１１４を形成する。その後、半導体基板１０１に対して、１０００℃の高温下で１０秒間の熱処理を施す。
以後は従来のＭＩＳＦＥＴの製造方法に従って、シリサイド領域１１０を形成し、図３（ｅ）に示す、静電保護用ｎ型ＭＩＳＦＥＴが完成する。
ＣＭＯＳプロセスにおいては、ｐ型ＭＩＳＦＥＴのソース及びドレインのｐ＋領域形成用のイオン注入工程からｎ型ＭＩＳＦＥＴを保護するためのマスキング処理を行う時に、フォトレジスト１１９を同時に形成することができる。またｎ＋’領域１１３及びｐ＋’領域１１４を形成するためのイオン注入は、ｐ型ＭＩＳＦＥＴのソース及びドレインのｐ＋領域形成用のイオン注入と共通化することができるため、従来の製造方法からプロセス工程の追加やマスク数を増加することなく、本発明を実施することができる。
本発明に係る半導体装置及びその製造方法は、静電保護用ＭＩＳＦＥＴの面積を低減しつつ静電保護能力を高めることができるので、低コストで高信頼性なＬＳＩチップを製造する上で有用である。
本発明の実施の形態１に係る静電保護用ＭＩＳＦＥＴの断面図である。 （ａ）〜（ｆ）は本発明の実施の形態２に係る静電保護用ＭＩＳＦＥＴの製造方法の各工程を示す断面図である。 （ａ）〜（ｅ）は本発明の実施の形態３に係る静電保護用ＭＩＳＦＥＴの製造方法の各工程を示す断面図である。 従来の静電保護用ＭＩＳＦＥＴの断面模式図を入力保護回路の回路構成ともに示す図である。
符号の説明
１３ ｎ＋領域
１４ ｐ＋領域
１０１ ｐ型の半導体基板
１０２ ｐウェル領域
１０３ ゲート絶縁膜
１０４ ゲート電極
１０５ サイドウォール
１０６ ｐ型のチャネル領域
１０７ ソース領域
１０８ ドレイン領域
１０９ ＬＤＤ領域
１１０ シリサイド領域
１１１ 非シリサイド領域
１１２ ｎ＋領域
１１３ ｎ＋’領域
１１４ ｐ＋’領域

Claims (14)

  1. 半導体基板の表面部に形成された第１導電型の半導体層からなるチャネル領域と、
    前記チャネル領域の上方にゲート絶縁膜を介して形成されたゲート電極と、
    前記チャネル領域の側方表面に、前記チャネル領域を挟むように形成された第２導電型の不純物層からなるソース領域およびドレイン領域と、
    前記ソース領域または前記ドレイン領域が、チャネル領域側の端部と、前記ソース領域またはドレイン領域に形成されるコンタクト領域との間に、隣接領域よりも浅くかつ低濃度の第２導電型領域からなる低濃度第２導電型不純物層を具備したＭＩＳ型半導体装置。
  2. 請求項１に記載のＭＩＳ型半導体装置であって、
    前記低濃度第２導電型不純物層の下方に、前記低濃度第２導電型不純物層と接合を形成するように形成され、前記低濃度第２導電型不純物層よりも高濃度の第１導電型の不純物層からなる高濃度第１導電型不純物層を具備したＭＩＳ型半導体装置。
  3. 請求項１または２に記載のＭＩＳ型半導体装置であって、
    前記ソースまたはドレイン領域は、チャネル領域側の端部と前記低濃度第２導電型不純物層との間に位置する表面に、低濃度の第２導電型領域からなる低濃度第２導電型領域を介して、より高濃度の第２導電型領域からなる中濃度第２導電型不純物層を配設したＭＩＳ型半導体装置。
  4. 請求項１乃至３のいずれかに記載のＭＩＳ型半導体装置であって、
    前記コンタクト領域は、前記ソース領域及び前記ドレイン領域の表面の一部に形成された金属シリサイド層を含むＭＩＳ型半導体装置。
  5. 請求項４に記載のＭＩＳ型半導体装置であって、
    前記ソース領域及び前記ドレイン領域は、前記金属シリサイド層を介して形成される配線コンタクトを具備したＭＩＳ型半導体装置。
  6. 請求項１に記載のＭＩＳ型半導体装置であって、
    前記接合は前記半導体基板の表面から深さ０．０５〜０．１２μｍの間に形成されていることを特徴とするＭＩＳ型半導体装置。
  7. 半導体基板の表面部にチャネル領域となる第１導電型の半導体層を形成する工程と、
    前記第１導電型の半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記第１導電型の半導体層上にイオン注入を行い、前記チャネル領域の側方表面に、前記チャネル領域を挟むように形成された第２導電型の不純物層からなるソース領域およびドレイン領域を形成する工程とを含み、
    前記ソース領域およびドレイン領域を形成する工程が、チャネル領域側の端部と、前記ソース領域またはドレイン領域に形成されるコンタクト領域との間に、隣接領域よりも浅くかつ低濃度の第２導電型領域からなる低濃度第２導電型不純物層を形成する不純物層形成工程を具備したＭＩＳ型半導体装置の製造方法。
  8. 請求項７に記載のＭＩＳ型半導体装置の製造方法であって、
    前記ソース領域およびドレイン領域を形成する工程が、
    前記半導体基板の前記ゲート電極近傍に、前記ゲート電極をマスクとして第２導電型の不純物イオンを注入して、前記半導体基板の上層部に低濃度第２導電型不純物層を形成する第１の工程と、
    前記ゲート電極近傍をマスキングし、前記半導体基板に第２導電型の不純物イオンを注入して、前記半導体基板の上層部に前記低濃度第２導電型不純物層に隣接するように中濃度第２導電型不純物層を形成する第２の工程と、
    前記ゲート電極の側面にサイドウォールを形成する第３の工程と、
    前記中濃度第２導電型不純物層の上部をマスキングし、当該フォトレジストと前記ゲート電極と前記サイドウォールとをマスクとして、前記半導体基板に第２導電型の不純物イオンを注入して、前記サイドウォールの前記ゲート電極と接していない側の領域に高濃度第２導電型半導体層からなるソース領域及びドレイン領域を形成する第４の工程とを具備したＭＩＳ型半導体装置の製造方法。
  9. 請求項８に記載のＭＩＳ型半導体装置の製造方法であって、
    前記第２の工程は、前記半導体基板に対して約８００℃〜約９５０℃の温度で熱処理を施す工程を含み、
    前記第４の工程は、前記半導体基板に対して約９５０℃〜約１０５０℃の温度で熱処理を施す工程を含むＭＩＳ型半導体装置の製造方法。
  10. 請求項７に記載のＭＩＳ型半導体装置の製造方法であって、
    前記ソース領域およびドレイン領域を形成する工程が、
    前記ゲート電極の側面にサイドウォールを形成する第３の工程と、
    前記ゲート電極と前記サイドウォールとをマスクとして、前記半導体基板に第２導電型の不純物イオンを注入して、前記サイドウォールの前記ゲート電極と接していない側の領域に中濃度第２導電型半導体層を形成する第４の工程と、
    前記半導体基板表面の前記ソース領域およびドレイン領域を形成する領域の一部を除く領域をマスキングし、第１の導電型の不純物イオンを注入することにより、表面部に第２導電型低濃度層を形成する第５の工程とを具備したＭＩＳ型半導体装置の製造方法。
  11. 請求項１０に記載のＭＩＳ型半導体装置の製造方法であって、
    前記第５の工程の後、さらに高濃度第１の導電型の不純物イオンを深く注入することにより、第２導電型低濃度層の下方にこれと接合を形成するように高濃度第１導電型不純物層を形成する第６の工程とを含むＭＩＳ型半導体装置の製造方法。
  12. 請求項１０に記載のＭＩＳ型半導体装置の製造方法であって、
    前記第４の工程は、前記半導体基板に対して約８００℃〜約９５０℃の温度で熱処理を施す工程を含み、
    前記第５の工程は、前記半導体基板に対して約９５０℃〜約１０５０℃の温度で熱処理を施す工程を含むＭＩＳ型半導体装置の製造方法。
  13. 請求項１２に記載のＭＩＳ型半導体装置の製造方法であって、
    前記第４の工程の熱処理は、５秒〜１５秒実行され、
    前記第５の工程の熱処理は、５秒〜１５秒実行されるＭＩＳ型半導体装置の製造方法。
  14. 請求項７乃至１３のいずれかに記載のＭＩＳ型半導体装置の製造方法であって、
    前記ソース領域及びドレイン領域のうち、後にコンタクトを形成する領域の表面を金属シリサイド化する工程を含むＭＩＳ型半導体装置の製造方法。
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