JP4921925B2 - 半導体装置の製造方法 - Google Patents
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Description
先ず、図1を参照して本発明の第1の実施例に係る半導体装置の構成について説明する。図1において、例えばP型半導体基板20には、P型ウェル領域21が形成され、このP型ウェル領域21の表面領域には素子分離領域としてのフィールド酸化膜22、23、24、25、26が形成されている。半導体基板20の内部回路領域27には、LDD構造のNチャネルMOSトランジスタN1及びLDD構造のPチャネルMOSトランジスタP1が形成され、入力回路領域28には、ESD保護素子としてのNチャネルMOSトランジスタN2及びPチャネルMOSトランジスタP2が形成されている。これらトランジスタN2、P2も前記トランジスタN1、P1と同様にLDD構造とされている。
図8は、本発明の第2の実施例を示している。
図9、図10は、本発明の第3の実施例を示すものであり、第2の実施例と同一部分には同一符号を付す。
図11、図12は、本発明の第4の実施例を示しており、第2の実施例と同一部分には、同一符号を付す。
図13は、本発明の第5の実施例を示すものであり、第4の実施例と同一部分には同一符号を付す。この実施例は、サリサイドブロック膜を用いてESD保護素子の形成領域に不純物イオンを注入することを特徴としている。
Claims (3)
- 半導体基板上の内部回路素子を形成する第1の領域と、ESD保護素子を形成する第2の領域にゲート絶縁膜を介して第1、第2のゲート電極を形成する第1工程と、
前記第1、第2のゲート電極をマスクとして、前記第1、第2の領域に不純物を注入し、エクステンション拡散層をそれぞれ形成する第2工程と、
前記第1、第2のゲート電極の側面にそれぞれ側壁絶縁膜を形成する第3工程と、
前記側壁絶縁膜をマスクとして、前記第1、第2の領域に不純物を注入し、ソース/ドレイン領域をそれぞれ形成する第4工程と、
前記第2の領域の前記第2のゲート電極、及び側壁絶縁膜を除去する第5工程と
を具備し、前記第1乃至第5工程を順次実行することを特徴とする半導体装置の製造方法。 - 半導体基板上の内部回路素子を形成する第1の領域と、ESD保護素子を形成する第2の領域のうち、前記第1の領域のみにゲート絶縁膜を介してゲート電極を形成する第1工程と、
前記ゲート電極をマスクとして、前記第1の領域に不純物を注入し、エクステンション拡散層を形成する第2工程と、
前記ゲート電極の側面に側壁絶縁膜を形成する第3工程と、
前記側壁絶縁膜をマスクとして、前記第1の領域に不純物を注入し、ソース/ドレイン領域を形成する第4工程と、
前記第2の領域のゲート電極形成位置に、ゲート電極と同様の幅を有する絶縁膜を用いて不純物を注入し、ソース/ドレイン領域を形成する第5工程と
を具備し、前記第1乃至第5工程は順次実行され、
前記絶縁膜は、前記側壁絶縁膜の形成時に側壁絶縁膜をパターニングすることにより形成されたサリサイド形成阻止層からなることを特徴とする半導体装置の製造方法。 - 半導体基板上の内部回路素子を形成する第1の領域と、ESD保護素子を形成する第2の領域のうち、前記第1の領域のみにゲート絶縁膜を介してゲート電極を形成する第1工程と、
前記ゲート電極をマスクとして、前記第1の領域に不純物を注入し、エクステンション拡散層を形成する第2工程と、
前記ゲート電極の側面に側壁絶縁膜を形成する第3工程と、
前記側壁絶縁膜をマスクとして、前記第1の領域に不純物を注入し、ソース/ドレイン領域を形成する第4工程と、
前記第2の領域のゲート電極形成位置に、ゲート電極と同様の幅を有する絶縁膜を用いて不純物を注入し、ソース/ドレイン領域を形成する第5工程と
を具備し、前記第1乃至第5工程は順次実行され、
前記絶縁膜は、抵抗上に形成される絶縁膜をパターニングすることにより形成されたサリサイド形成阻止層からなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006300690A JP4921925B2 (ja) | 1999-07-01 | 2006-11-06 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1999187973 | 1999-07-01 | ||
JP18797399 | 1999-07-01 | ||
JP2006300690A JP4921925B2 (ja) | 1999-07-01 | 2006-11-06 | 半導体装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000090065A Division JP3926964B2 (ja) | 1999-07-01 | 2000-03-29 | 半導体装置とその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007067438A JP2007067438A (ja) | 2007-03-15 |
JP4921925B2 true JP4921925B2 (ja) | 2012-04-25 |
Family
ID=37929200
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006300690A Expired - Fee Related JP4921925B2 (ja) | 1999-07-01 | 2006-11-06 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4921925B2 (ja) |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6331157A (ja) * | 1986-07-24 | 1988-02-09 | Fujitsu Ltd | C−mos lsiの保護回路 |
JPH03259562A (ja) * | 1990-03-09 | 1991-11-19 | Fuji Xerox Co Ltd | 半導体集積装置 |
JPH0471274A (ja) * | 1990-07-11 | 1992-03-05 | Matsushita Electron Corp | 半導体集積回路 |
JPH05102474A (ja) * | 1991-10-07 | 1993-04-23 | Rohm Co Ltd | Mos型集積回路の入力保護用素子 |
JP2894966B2 (ja) * | 1994-04-01 | 1999-05-24 | 松下電器産業株式会社 | 非対称mos型半導体装置及びその製造方法、ならびに該半導体装置を含む静電破壊保護回路 |
JPH0837299A (ja) * | 1994-07-21 | 1996-02-06 | Sony Corp | 半導体集積回路の保護回路 |
JPH08195442A (ja) * | 1995-01-17 | 1996-07-30 | Sony Corp | 半導体集積回路の保護回路 |
JPH0917947A (ja) * | 1995-06-30 | 1997-01-17 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JPH0936357A (ja) * | 1995-07-18 | 1997-02-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
US6030864A (en) * | 1996-04-12 | 2000-02-29 | Texas Instruments Incorporated | Vertical NPN transistor for 0.35 micrometer node CMOS logic technology |
JP3390336B2 (ja) * | 1997-11-26 | 2003-03-24 | シャープ株式会社 | 半導体集積回路装置及びその製造方法 |
JP3252790B2 (ja) * | 1998-04-23 | 2002-02-04 | 日本電気株式会社 | 半導体集積回路 |
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2006
- 2006-11-06 JP JP2006300690A patent/JP4921925B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2007067438A (ja) | 2007-03-15 |
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A521 | Written amendment |
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A131 | Notification of reasons for refusal |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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