JP2009158621A - 半導体装置 - Google Patents
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Abstract
【課題】本発明は、LDD構造を有するMOSFET型のESD保護素子において、ESD放電能力を容易に向上できるようにする。
【解決手段】たとえば、HV用のESD保護素子1Aのシリサイドブロック51aの直下には、エクステンション領域を形成するためのLDD拡散層26a,27aと同じ接合深さの拡散層抵抗領域29aが形成されている。一方、LV用のESD保護素子1Bのシリサイドブロック51bの直下には、HV用のESD保護素子1AのLDD拡散層26a,27aおよび拡散層抵抗領域29aと同時に形成される、LDD拡散層26a,27aおよび拡散層抵抗領域29aと同じ接合深さの拡散層抵抗領域29bが設けられてなる構成とされている。
【選択図】図1
【解決手段】たとえば、HV用のESD保護素子1Aのシリサイドブロック51aの直下には、エクステンション領域を形成するためのLDD拡散層26a,27aと同じ接合深さの拡散層抵抗領域29aが形成されている。一方、LV用のESD保護素子1Bのシリサイドブロック51bの直下には、HV用のESD保護素子1AのLDD拡散層26a,27aおよび拡散層抵抗領域29aと同時に形成される、LDD拡散層26a,27aおよび拡散層抵抗領域29aと同じ接合深さの拡散層抵抗領域29bが設けられてなる構成とされている。
【選択図】図1
Description
本発明は、半導体装置に関するもので、たとえば、半導体集積回路装置に静電サージなどの電流が流れ込むのを防ぐための、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)型のESD(Electro Static Discharge)保護素子に関するものである。
従来、ESD保護素子を備えた半導体集積回路装置が開発されている。ESD保護素子は、半導体集積回路装置内に静電サージなどの電流が流れ込むのを防ぐために設けられる。中でも、MOSFET型のESD保護素子として、ドレイン領域およびソース領域にシリサイド未形成部分(非シリサイド領域)を形成することにより、ESD放電能力を向上させるようにしたものがある(たとえば、特許文献1参照)。つまり、非シリサイド領域とされた部位の拡散層は、シリサイド部分に電流が集中するのを抑制できるため、破壊耐圧が向上する。
さて、上記したESD保護素子の場合、非シリサイド領域にゲート下部と同じ接合深さの拡散層を用いることがある。低電源電圧(LV)用トランジスタにおいて、この手法を用いると、接合深さが浅いことにより、非シリサイド領域で接合リークを起こす場合がある。特許文献1では上記の手法を用いており、高電源電圧(HV)用トランジスタの非シリサイド領域にLV用トランジスタのゲート下部の拡散層を用いることで、抵抗値を調整している。
しかしながら、LV用トランジスタの非シリサイド領域にHV用トランジスタのゲート下部の拡散層を用いて接合リーク対策をすることについては言及されていない。
特開2006−339444号公報
本発明は、ESD対策のための特別な工程や専用マスクを増やすことなく、接合リーク電流を抑制でき、ESD放電能力の向上を図ることが可能な半導体装置を提供することを目的としている。
本願発明の一態様によれば、少なくとも、第1の電源電圧および前記第1の電源電圧よりも低い第2の電源電圧にそれぞれ対応した第1,第2のMOSFETと、前記第1,第2のMOSFETの各ドレイン部に設けられた、シリサイドが形成されない非シリサイド領域と、を有する半導体装置であって、前記第1のMOSFETは、ソース・ドレイン部に形成された第1の拡散層と、ゲート部下に形成された、前記第1の拡散層よりも浅い第2の拡散層と、前記非シリサイド領域に形成された、前記第2の拡散層と同じ深さの第3の拡散層とを備え、前記第2のMOSFETは、ソース・ドレイン部に形成された第4の拡散層と、ゲート部下に形成された、前記第4の拡散層よりも浅い第5の拡散層と、前記非シリサイド領域に形成された、前記第4の拡散層よりも浅く、前記第5の拡散層よりも深い第6の拡散層とを備えてなることを特徴とする半導体装置が提供される。
また、本願発明の一態様によれば、複数の異なる電源電圧にそれぞれ対応した複数のMOSFETと、前記複数のMOSFETの各ドレイン部に設けられた、シリサイドが形成されない非シリサイド領域と、を有する半導体装置であって、前記複数のMOSFETの前記非シリサイド領域のそれぞれに、前記複数のMOSFETのうち、最も高い電源電圧に対応したMOSFETのLDD拡散層と同じ深さの拡散層を形成したことを特徴とする半導体装置が提供される。
上記の構成により、ESD対策のための特別な工程や専用マスクを増やすことなく、接合リーク電流を抑制でき、ESD放電能力の向上を図ることが可能な半導体装置を提供できる。
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および/または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施の形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。
[第1の実施形態]
図1は、本発明の第1の実施形態にしたがった、MOSFET型のESD保護素子の構成例を示すものである。本実施形態では、nMOSFET構造を有するESD保護素子に適用した場合を例に説明する。なお、同図(a)は、半導体集積回路装置に搭載される複数のESD保護素子のうち、第1の電源電圧に対応した高電源電圧(HV)用のESD保護素子の1つを取り出して示すものであり、同図(b)は、同じく第1の電源電圧よりも低い第2の電源電圧に対応した低電源電圧(LV)用のESD保護素子の1つを取り出して示すものである。
図1は、本発明の第1の実施形態にしたがった、MOSFET型のESD保護素子の構成例を示すものである。本実施形態では、nMOSFET構造を有するESD保護素子に適用した場合を例に説明する。なお、同図(a)は、半導体集積回路装置に搭載される複数のESD保護素子のうち、第1の電源電圧に対応した高電源電圧(HV)用のESD保護素子の1つを取り出して示すものであり、同図(b)は、同じく第1の電源電圧よりも低い第2の電源電圧に対応した低電源電圧(LV)用のESD保護素子の1つを取り出して示すものである。
同図(a)の断面において、HV用のESD保護素子1Aの、Pwell領域(または、シリコンなどのp型半導体基板)11aの表面部には、複数の素子分離領域(STI)12a,13a,14aが設けられている。素子分離領域12a,13aの相互間に対応する、Pwell領域11aの表面部には、基板コンタクト用のP+領域21aが設けられている。
素子分離領域13a,14aの相互間に対応する、Pwell領域11aの表面部には、第1〜第3の高濃度のN+拡散層22a,23a,24aが設けられている。第1のN+拡散層22aはソース領域を、第2,第3のN+拡散層23a,24aはドレイン領域を、それぞれ形成している。P+領域21a、および、第1〜第3のN+拡散層22a,23a,24aの表面部には、それぞれ、シリサイド層31a,32a,33a,34aが設けられている。
第1,第2のN+拡散層22a,23aの相互間に対応する、Pwell領域11a上には、ゲート絶縁膜41aを介して、ゲート電極(ポリシリコンゲート)42aが設けられている。ゲート絶縁膜41aおよびゲート電極42aの側壁部分には、それぞれ、ゲート側壁絶縁膜43aが設けられている。ゲート電極42aの直下(ゲート下部)、つまり、第1,第2のN+拡散層22a,23aの相互間に対応する、Pwell領域11aの表面部には、チャネル領域となるP−−拡散層25aが設けられている。P−−拡散層25aの表面部の、第1のN+拡散層22aに隣接する部位には、エクステンション領域を形成するためのソース側LDD(Lightly Doped Drain)拡散層(N−層)26aが設けられている。P−−拡散層25aの表面部の、第2のN+拡散層23aに隣接する部位には、エクステンション領域を形成するためのドレイン側LDD拡散層(N−層)27aが設けられている。LDD拡散層26a,27aは、第1〜第3のN+拡散層22a,23a,24aよりも不純物の接合深さが浅く、その深さは第1の電源電圧に応じて制御される。
第2,第3のN+拡散層23a,24aの相互間に対応する、Pwell領域11a上には、シリサイド未形成部分(非シリサイド領域)を形成するためのシリサイドブロック51aが設けられている。シリサイドブロック51aの直下、つまり、第2,第3のN+拡散層23a,24aの相互間に対応する、Pwell領域11aの表面部には、P−−拡散層28a、および、バラスト抵抗となる拡散層抵抗領域29aが設けられている。P−−拡散層28aは、P−−拡散層25aと同じ不純物濃度(分布)および同じ接合深さを有して形成されている。拡散層抵抗領域29aは、LDD拡散層26a,27aと同じ不純物濃度および同じ接合深さを有して形成されている。すなわち、HV用のESD保護素子1Aの拡散層抵抗領域29aとしては、ゲート電極42aの直下のLDD拡散層26a,27aと同一のもの、つまり、周辺の他の深い接合を有する第2,第3のN+拡散層23a,24aと接続されることにより、シリサイド層33a,34aを十分な深さで包含でき、接合リークが問題とならないものが用いられる。
なお、図中に示す52a,53a,54aは、シリサイド層31a,32a,34aにそれぞれ接続されたコンタクトである。
一方、同図(b)の断面において、LV用のESD保護素子1Bの、Pwell領域(または、シリコンなどのp型半導体基板)11bの表面部には、複数の素子分離領域(STI)12b,13b,14bが設けられている。素子分離領域12b,13bの相互間に対応する、Pwell領域11bの表面部には、基板コンタクト用のP+領域21bが設けられている。
素子分離領域13b,14bの相互間に対応する、Pwell領域11bの表面部には、第1〜第3の高濃度のN+拡散層22b,23b,24bが設けられている。第1のN+拡散層22bはソース領域を、第2,第3のN+拡散層23b,24bはドレイン領域を、それぞれ形成している。P+領域21b、および、第1〜第3のN+拡散層22b,23b,24bの表面部には、それぞれ、シリサイド層31b,32b,33b,34bが設けられている。
第1,第2のN+拡散層22b,23bの相互間に対応する、Pwell領域11b上には、ゲート絶縁膜41bを介して、ゲート電極(ポリシリコンゲート)42bが設けられている。ゲート絶縁膜41bおよびゲート電極42bの側壁部分には、それぞれ、ゲート側壁絶縁膜43bが設けられている。ゲート電極42bの直下(ゲート下部)、つまり、第1,第2のN+拡散層22b,23bの相互間に対応する、Pwell領域11bの表面部には、チャネル領域となるP−−拡散層25bが設けられている。P−−拡散層25bの表面部の、第1のN+拡散層22bに隣接する部位には、エクステンション領域を形成するためのソース側LDD拡散層(N−層)26bが設けられている。P−−拡散層25bの表面部の、第2のN+拡散層23bに隣接する部位には、エクステンション領域を形成するためのドレイン側LDD拡散層(N−層)27bが設けられている。LDD拡散層26b,27bは、上記LDD拡散層26a,27aよりも不純物の接合深さが浅く、その深さは第2の電源電圧に応じて制御される。
第2,第3のN+拡散層23b,24bの相互間に対応する、Pwell領域11b上には、非シリサイド領域を形成するためのシリサイドブロック51bが設けられている。シリサイドブロック51bの直下、つまり、第2,第3のN+拡散層23b,24bの相互間に対応する、Pwell領域11bの表面部には、P−−拡散層28b、および、バラスト抵抗となる拡散層抵抗領域29bが設けられている。P−−拡散層28bは、P−−拡散層25bと同じ不純物濃度および同じ接合深さを有して形成されている。拡散層抵抗領域29bは、上記拡散層抵抗領域29aと同じ不純物濃度および同じ接合深さを有して形成されている。すなわち、LV用のESD保護素子1Bの拡散層抵抗領域29bとしては、ゲート電極42bの直下のLDD拡散層26b,27bとは異なり、HV用のESD保護素子1Aの、ゲート電極42aの直下のLDD拡散層26a,27aと同一のものが用いられる。この拡散層抵抗領域29bは、LDD拡散層26a,27aおよび拡散層抵抗領域29aと同一の工程により、同一のマスクを用いて同時に形成される。これにより、小面積で、かつ、接合リークの要因となることのない拡散層抵抗領域29bを、既存のMOSFET形成プロセス(通常のトランジスタ形成工程)のみにより容易に実現できる。
なお、図中に示す52b,53b,54bは、シリサイド層31b,32b,34bにそれぞれ接続されたコンタクトである。
図2は、P−−拡散層と拡散層抵抗領域との濃度の関係について示すものである。LV用のESD保護素子1Bのバラスト抵抗に、HV用のESD保護素子1AのLDD構造(HV LDD)を採用した場合、LV用のESD保護素子1BのLDD構造(LV LDD)を採用した場合よりもむしろ都合がよい。なぜならば、本図からも明らかなように、HV用のESD保護素子1Aの、P−−拡散層25aとLDD拡散層26a,27aとの間のような緩やかで深い接合を採用することによって、LV用のESD保護素子1Bの、非シリサイド領域での接合リークを低減させることが可能となる。このように、LV用のESD保護素子1Bの非シリサイド領域に、拡散層抵抗領域29bからなるHV LDD構造のバラスト抵抗を形成することにより、ESD放電能力を向上できる。
因みに、トランジスタのゲート下部の拡散層の接合深さは、ショートチャネル効果の抑制のために、概ねゲート長の1/4程度のものが用いられる。たとえば、LV用トランジスタのゲート長が90nm世代のトランジスタ技術で、I/O部のHV用トランジスタには400nm程度のものを想定した場合、LV用トランジスタのゲート下部での接合深さは20nm〜25nm、HV用トランジスタのゲート下部での接合深さは100nm前後となる。
以下に、上記した構成のnMOSFET構造を有するESD保護素子(1A,1B)の製造方法について簡単に説明する。
まず、既存のMOSFET形成プロセスにより、たとえば図3に示すように、Pwell領域11a,11bの表面部に、それぞれ、複数の素子分離領域12a,13a,14aおよび12b,13b,14bを形成する。次いで、Pwell領域11a,11bの表面部に、基板コンタクト用のP+領域21a,21b、および、P−−拡散層25a,25bを、それぞれ形成する。次いで、Pwell領域11a,11b上に、ゲート絶縁膜41a,41bおよびゲート電極42a,42bを、それぞれ加工する。
次に、たとえば図4に示すように、LV用のESD保護素子1Bにおいて、ゲート電極42bに対して自己整合的にLDD拡散層26b,27bを形成する。なお、図中の61は、イオン注入時のマスクを簡易化して示すものである。
次に、たとえば図5に示すように、HV用のESD保護素子1Aにおいて、ゲート電極42aに対して自己整合的にLDD拡散層26a,27aを形成する。
この際、たとえば図6に示すように、LV用のESD保護素子1Bにおいて、シリサイドブロック51bの形成予定領域に、マスク合わせずれおよび拡散層広がりを考慮した幅の開口部を有するマスク61を用いて、HV用のESD保護素子1AのLDD拡散層26a,27aと同一の接合深さをもつ拡散層抵抗領域29bを形成する。
次に、たとえば図7(a),(b)に示すように、既存のMOSFET形成プロセスを用いて、HV用のESD保護素子1Aの、ゲート側壁絶縁膜43aおよびシリサイドブロック51aを形成するとともに、LV用のESD保護素子1Bの、ゲート側壁絶縁膜43bおよびシリサイドブロック51bを形成する。
次に、たとえば図8(a),(b)に示すように、既存のMOSFET形成プロセスを用いて、HV用のESD保護素子1Aの、ソース・ドレイン領域に高濃度で深いN+拡散層22a,23a,24aを形成するとともに、LV用のESD保護素子1Bの、ソース・ドレイン領域に高濃度で深いN+拡散層22b,23b,24bを形成する。
このとき、シリサイドブロック51a,51bにより、シリサイドブロック直下への高濃度で深い拡散層の形成は阻止される。
この後、シリサイド層31a,32a,33a,34a,31b,32b,33b,34bおよびコンタクト52a,53a,54a,52b,53b,54bの形成が行われて、図1(a),(b)に示した構成の、HV用のESD保護素子1AおよびLV用のESD保護素子1Bが実現される。
上記したように、LV用のESD保護素子1Bのドレイン部(非シリサイド領域)に、HV用のESD保護素子1AのLDD構造(HV LDD)を採用するようにしている。すなわち、LV用のESD保護素子1Bのシリサイドブロック51bの直下に、HV用のESD保護素子1AのLDD拡散層26a,27aと同じ接合深さをもつ拡散層抵抗領域29bを形成するようにしている。これにより、LV用のESD保護素子1Bを、小面積で、接合リークが問題とならない構造とすることが可能となる。したがって、既存のMOSFET形成プロセスに追加工程を必要としたりすることなく、ESD放電能力を向上させた、低電源電圧に対応したMOSFET型のESD保護素子を実現できるようになるものである。
[第2の実施形態]
図9は、本発明の第2の実施形態にしたがった、MOSFET型のESD保護素子の構成例を示すものである。本実施形態では、nMOSFET構造を有するESD保護素子に適用した場合を例に説明する。なお、同図(a)は、半導体集積回路装置に搭載される複数のESD保護素子のうち、第1の電源電圧に対応した高電源電圧(HV)用のESD保護素子の1つを取り出して示すものであり、同図(b)は、同じく第1の電源電圧よりも低い第2の電源電圧に対応した低電源電圧(LV)用のESD保護素子の1つを取り出して示すものである。また、第1の実施形態(図1参照)と同一部分には同一符号を付して、詳しい説明は割愛する。
図9は、本発明の第2の実施形態にしたがった、MOSFET型のESD保護素子の構成例を示すものである。本実施形態では、nMOSFET構造を有するESD保護素子に適用した場合を例に説明する。なお、同図(a)は、半導体集積回路装置に搭載される複数のESD保護素子のうち、第1の電源電圧に対応した高電源電圧(HV)用のESD保護素子の1つを取り出して示すものであり、同図(b)は、同じく第1の電源電圧よりも低い第2の電源電圧に対応した低電源電圧(LV)用のESD保護素子の1つを取り出して示すものである。また、第1の実施形態(図1参照)と同一部分には同一符号を付して、詳しい説明は割愛する。
本実施形態の場合、ドレイン部であるシリサイドブロック51a,51bの直下に、バラスト抵抗となる拡散層抵抗領域29a,29bと、pMOSFET(図示していない)の形成に用いられるN−−拡散層71a,71bとが形成されている。つまり、HV用のESD保護素子1A’は、たとえば図9(a)に示すように、シリサイドブロック51bの直下の拡散層として、pMOSFETのチャネル領域用のN−−拡散層71bが形成され、その上に、LDD拡散層26a,27aと同一の工程により、同一のマスクを用いて同時に形成される拡散層抵抗領域29aが重畳されてなる構成となっている。
一方、LV用のESD保護素子1B’は、たとえば図9(b)に示すように、シリサイドブロック51bの直下の拡散層として、pMOSFETのチャネル領域用のN−−拡散層71bが形成され、その上に、HV用のESD保護素子1A’のLDD拡散層26a,27aおよび拡散層抵抗領域29aと同一の工程により、同一のマスクを用いて同時に形成される拡散層抵抗領域29bが重畳されてなる構成となっている。
なお、N−−拡散層71a,71bは、図示していないpMOSFETのチャネル領域を形成する際に、同一の工程により、同一のマスクを用いて同時に形成される。
このように、本実施形態によっても、既存のMOSFET形成プロセスのみにより、接合リークが発生せず、かつ、小面積で、所定の抵抗値をもつ拡散層抵抗領域の形成が可能となり、ESD放電能力を向上できる。
特に、本実施形態のような構成とした場合、拡散層抵抗を著しく下げることなしに、シリサイドブロックの直下に深い接合を形成できる。そのため、拡散層の接合耐性をさらに向上させることが可能となるなど、よりESD保護能力の優れたMOSFET型のESD保護素子を容易に実現し得るものである。
なお、上記した各実施形態においては、いずれも、nMOSFET構造を有するESD保護素子に適用した場合を例に説明したが、これに限らず、たとえばpMOSFET構造を有するESD保護素子にも同様に適用できる。
また、HV用およびLV用の2種の電源電圧に対応したLDD構造を有するMOSFET型のESD保護素子に限らず、たとえば、3種以上の電源電圧に対応したLDD構造を有するMOSFET型のESD保護素子であってもよい。この場合、最も高い電源電圧に対応したESD保護素子のLDD拡散層を、このESD保護素子よりも電源電圧が低い、その他のESD保護素子のドレイン部(シリサイドブロックの直下)の拡散層として形成するようにすればよい。
また、シリサイドブロック51bの直下に形成される拡散層抵抗領域29bとしては、第2のN+拡散層23bよりも接合深さが浅く、LDD拡散層26b,27bよりも接合深さが深いものであればよい。
その他、本願発明は、上記(各)実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記(各)実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、(各)実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題(の少なくとも1つ)が解決でき、発明の効果の欄で述べられている効果(の少なくとも1つ)が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
1A,1A’…HV用のESD保護素子、1B,1B’…LV用のESD保護素子、22a,23a,24a…N+拡散層(第1の拡散層)、22b,23b,24b…N+拡散層(第4の拡散層)、25a,25b…P−−拡散層、26a,27a…LDD拡散層(第2の拡散層)、26b,27b…LDD拡散層(第5の拡散層)、29a…拡散層抵抗領域(第3の拡散層)、29b…拡散層抵抗領域(第6の拡散層)、42a,42b…ゲート電極、51a,51b…シリサイドブロック、71b…N−−拡散層(第7の拡散層)。
Claims (5)
- 少なくとも、第1の電源電圧および前記第1の電源電圧よりも低い第2の電源電圧にそれぞれ対応した第1,第2のMOSFETと、前記第1,第2のMOSFETの各ドレイン部に設けられた、シリサイドが形成されない非シリサイド領域と、を有する半導体装置であって、
前記第1のMOSFETは、ソース・ドレイン部に形成された第1の拡散層と、ゲート部下に形成された、前記第1の拡散層よりも浅い第2の拡散層と、前記非シリサイド領域に形成された、前記第2の拡散層と同じ深さの第3の拡散層とを備え、
前記第2のMOSFETは、ソース・ドレイン部に形成された第4の拡散層と、ゲート部下に形成された、前記第4の拡散層よりも浅い第5の拡散層と、前記非シリサイド領域に形成された、前記第4の拡散層よりも浅く、前記第5の拡散層よりも深い第6の拡散層とを備えてなる
ことを特徴とする半導体装置。 - 前記第4の拡散層は前記第1の拡散層と同じ深さであり、前記第5の拡散層は前記第2の拡散層よりも浅いことを特徴とする請求項1に記載の半導体装置。
- 前記第6の拡散層は、前記第2の拡散層と同じ深さであることを特徴とする請求項1に記載の半導体装置。
- 前記第2のMOSFETの前記非シリサイド領域には、さらに導電型が異なるMOSFETの形成に用いられる、前記第6の拡散層と導電型が同じ第7の拡散層が形成されていることを特徴とする請求項1に記載の半導体装置。
- 複数の異なる電源電圧にそれぞれ対応した複数のMOSFETと、前記複数のMOSFETの各ドレイン部に設けられた、シリサイドが形成されない非シリサイド領域と、を有する半導体装置であって、
前記複数のMOSFETの前記非シリサイド領域のそれぞれに、前記複数のMOSFETのうち、最も高い電源電圧に対応したMOSFETのLDD拡散層と同じ深さの拡散層を形成したことを特徴とする半導体装置。
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