JP2003045993A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 集積度を低下させることなく、デバイスのホ
ットエレクトロン耐性の向上を図る。 【解決手段】 半導体基板の主面に各々のゲート電極が
一方向に所定の間隔を置いて並列に配列された二つのＭ
ＩＳＦＥＴを有する半導体集積回路装置の製造方法にお
いて、前記半導体基板の主面に前記各ＭＩＳＦＥＴのゲ
ート電極を形成した後、前記一方向において前記ゲート
電極の互いに向かい合う第１側面及び第２側面のうちの
第１側面側から前記半導体基板の主面に対して鋭角をな
す角度で前記半導体基板の主面にチャネル不純物をイオ
ン注入してハロー層を形成する工程を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、相補型電界効果トランジス
タを有する半導体集積回路装置の製造技術に適用して有
効な技術に関するものである。

【０００２】

【従来の技術】半導体集積回路装置に搭載される電界効
果トランジスタとして、例えば、ＭＯＳＦＥＴ（Ｍetal
Ｏxide Ｓemicnductor Ｆield Ｅffect Ｔransistor）
と呼称される絶縁ゲート型電界効果トランジスタが知ら
れている。このＭＯＳＦＥＴは、高集積化し易いという
特徴を持っていることから、集積回路を構成する回路素
子として広く用いられている。

【０００３】図８は半導体集積回路装置に搭載されるＣ
ＭＯＳ（Ｃomplementary ＭＯＳ）構成のゲート回路を
示す平面レイアウト図であり、（ａ）は二入力ＮＡＮＤ
ゲート回路、（ｂ）は二入力ＮＯＲゲート回路である。
これらのゲート回路は、図中上段に位置する二つのｐチ
ャネルＭＯＳＦＥＴ（ｐＭＯＳ）−Ｑｐと、図中下段に
位置する二つのｎチャネルＭＯＳＦＥＴ（ｎＭＯＳ）−
Ｑｎとで構成されている。

【０００４】ＬＳＩ（Ｌarge Ｓcale Ｉntegrated Ｃir
cuit）の集積度の観点から、二つのｎＭＯＳ−Ｑｎ及び
二つのｐＭＯＳ−Ｑｐは、各々「ゲート−コンタクト−
ゲート」がレイアウトで許容される最小の間隔で互いに
隣り合って平行に配置されている。図中の矢印Ｓは電流
の流れる方向を示しており、（ａ），（ｂ）から判るよ
うに電流の流れる方向、即ちＭＯＳＦＥＴのソースとド
レインの方向をＬＳＩ内部の全ＭＯＳＦＥＴで揃えるこ
とは困難である。

【０００５】図９は図８のＡ−Ｂ線に沿うｎＭＯＳの断
面図である。図９において、１はｐ型半導体基板であ
り、２は溝型素子分離領域であり、３はゲート絶縁膜で
あり、４はゲート電極であり、５はｐ型ハロー層（半導
体領域）であり、６ａ，６ｂはｎ型拡散層（半導体領
域）であり、９はサイドウォールスペーサであり、１０
はｎ型拡散層（半導体領域）である。ｎ型拡散層１０
は、配線とのオーミックコンタクト抵抗を低減するため
にｎ型拡散層（６ａ，６ｂ）よりも高い不純物濃度に設
定されている。

【０００６】二入力ＮＡＮＤゲート回路の場合、一方
（図中左側）のｎＭＯＳ−Ｑｎにおいては、ｎ型拡散層
６ａがドレイン領域となり、ｎ型拡散層６ｂがソース領
域となる。また、他方（図中右側）のｎＭＯＳ−Ｑｎに
おいては、ｎ型拡散層６ｂがドレイン領域となり、ｎ型
拡散層６ａがソース領域となる。

【０００７】二入力ＮＯＲゲート回路の場合、一方（図
中左側）のｎＭＯＳ−Ｑｎにおいては、ｎ型拡散層６ａ
がドレイン領域となり、ｎ型半導体領域６ｂがソース領
域となる。また、他方（図中右側）のｎＭＯＳ−Ｑｎに
おいては、ｎ型半導体領域６ｂがソース領域となり、ｎ
型半導体領域６ａがドレイン領域となる。

【０００８】ｐ型ハロー層５は、ゲート電極４を形成し
た後、チャネル不純物をイオン打ち込み法で導入するこ
とによって形成される。ソース−ドレインの方向がＬＳ
Ｉ内部でランダムになっているため、ＭＯＳＦＥＴのｐ
型ハロー層５は、ソース・ドレイン方向において対称に
なっている。従って、ｎＭＯＳ−Ｑｎのドレイン領域側
にもｐ型ハロー層５が形成されているため（チャネル不
純物がドープされているため）、ドレイン電界が大きく
なり、ホットエレクトロンによるデバイスの劣化が起こ
り易い状況になっている。

【０００９】

【発明が解決しようとする課題】電源電圧を一定に保っ
たままＭＯＳＦＥＴを微細化すると、ドレイン近傍の電
界が増大し、ホットエレクトロンによる信頼性の低下が
問題となる。このホットエレクトロンによる信頼性低下
を対策する一つの方法は、電源電圧の低減化である。し
かしながら、低電圧化と高性能化を両立するためにはＭ
ＯＳＦＥＴの閾値（しきい値）を下げなければならな
い。ＭＯＳＦＥＴの閾値を下げた場合、ＭＯＳＦＥＴの
オフ電流が増大し、ＬＳＩのスタンバイ電力が増大する
という問題や、オフ電流の増加によりＬＳＩのスクリー
ニング及びテストが困難になるという問題が生じる。

【００１０】ホットエレクトロンによる信頼性低下を対
策する他の方法に、ＭＯＳＦＥＴのチャネル領域（ソー
ス・ドレイン間通路）のドレイン側における不純物濃度
をソース側における不純物濃度よりも低くする、即ちｐ
型ハロー層５を非対称にしてドレイン電界を緩和する方
法がある。本発明はこの方法に関するものである。

【００１１】図１０は図８のＡ−Ｂ線に沿う断面におい
て望ましいチャネル領域の不純物分布を示した図であ
る。図１０（ａ）は図８（ａ）、図１０（ｂ）は図８
（ｂ）に対応している。図１０に示すように、チャネル
領域のドレイン側にチャネル不純物をドーピングしな
い、即ち、ｐ型ハロー層５を形成しないことにより、ド
レイン電界を低下させ、ホットエレクトロンに対する耐
性を向上できる構造になっている。

【００１２】図１１はチャネル領域のドレイン側にチャ
ネル不純物をドーピングしない（ｐ型ハロー層を形成し
ない）図１０の構造を得るためのｎＭＯＳの製造方法の
要点を示した図であり、図１０（ａ）に対応する。

【００１３】チャネル領域のドレイン側へのチャネル不
純物のイオン注入を阻止するために、図１１（ａ）のよ
うに、チャネルイオンの注入工程でホトレジストマスク
ＲＭを設ける必要がある。しかしながら、隣り合う二つ
のｎＭＯＳ（Ｑｎ）のゲート電極４が「ゲート−コンタ
クト−ゲート」のレイアウトで許容できる最小のスペー
スになっているため、イオン注入時のホトレジストマス
クＲＭがホトリソグラフィ技術で形成できる最小寸法の
限界を超えることになる。また、このホトレジストマス
クＲＭはゲート電極４とのアライメントの誤差を考慮し
て設計する必要があり、具体的にはアライメント誤差が
あってもｎＭＯＳのゲート電極４のソース側の端部を越
えないように設計する必要がある。

【００１４】以上のようなホトリソグラフィ技術の限界
から、ホトレジストマスクＲＭを用いてチャネル不純物
のイオン注入をチャネル領域のソース側とドレイン側で
分けるためには、図１１（ｂ）のように隣り合うゲート
電極４の間隔を広げる必要があり、ＬＳＩ全体で見ると
ＬＳＩの集積度が低下することになる。

【００１５】ホットエレクトロンによる信頼性低下を対
策する他の方法に、ＭＯＳＦＥＴのドレイン領域の不純
物濃度を低濃度にしてドレイン電界を緩和する方法があ
る。この場合、ソース領域の不純物濃度を低濃度化する
と、直列抵抗の増加により実行的なゲート電圧が低下す
るため、電流駆動能力が小さくなり、ＭＯＳＦＥＴの性
能が低下する。ホットエレクトロン耐性を向上し、デバ
イスの性能を低下させないためには、ドレイン領域のみ
を低濃度化する必要がある。即ち、ＭＯＳＦＥＴの拡散
層を非対称にすることが必要であり、本発明はこの方法
に関する。

【００１６】図１２は図８のＡ−Ｂ線に沿う断面におい
て望ましい拡散層を示した図であり、図１２（ａ）は図
８（ａ）、図１２（ｂ）は図８（ｂ）に対応している。
図１２において、７はｎ型拡散層（半導体領域）であ
り、８はｎ型拡散層７よりも不純物濃度が高いｎ型拡散
層（半導体領域）である。一方（図中左側）及び他方
（図中右側）のｎＭＯＳ−Ｑｎにおいて、低濃度のｎ型
拡散層７がドレイン領域であり、高濃度のｎ型拡散層８
がソース領域である。

【００１７】各ＭＯＳＦＥＴのドレイン領域のみを低濃
度化することで、ソース領域の抵抗を増加させることな
く、ドレイン領域を低濃度化してドレイン電界を緩和
し、ホットエレクトロンに対する耐性を向上できる構造
になっている。

【００１８】図１３はドレイン領域を高濃度にドープせ
ず、ソース領域を高濃度にドープする図１２の構造を得
るためのｎＭＯＳの製造方法の要点を示した図であり、
図１２（ａ）に対応する。

【００１９】ゲート電極４に対して自己整合で不純物を
イオン注入して低濃度のｎ型拡散層７を形成した後、ド
レイン領域への不純物のイオン注入を阻止するために、
図１３（ａ）のようにソース領域の高濃度のイオン注入
工程でホトレジストマスクＲＭを設ける必要がある。し
かしながら、隣り合う二つのｎＭＯＳ（Ｑｎ）のゲート
電極４が「ゲート−コンタクト−ゲート」のレイアウト
で許容できる最小のスペースになっているため、イオン
注入時のホトレジストマスクＲＭがホトリソグラフィ技
術で形成できる最小寸法の限界を超えることになる。ま
た、このホトレジストマスクＲＭはゲート電極４とのア
ライメントの誤差を考慮して設計する必要があり、具体
的にはアライメント誤差があってもｎＭＯＳのゲート電
極４のソース側の端部を越えないように設計する必要が
ある。

【００２０】以上のようなホトリソグラフィ技術の限界
から、ホトレジストマスクＲＭを用いてソース領域の不
純物のイオン注入が隣接したｎＭＯＳのドレイン領域に
入らないように切り分けるためには、図１３（ｂ）のよ
うに、隣り合うゲート電極４の間隔を広げる必要があ
り、ＬＳＩ全体で見るとＬＳＩの集積度が低下すること
になる。

【００２１】本発明の目的は、集積度を低下させること
なく、デバイスのホットエレクトロン耐性の向上を図る
ことが可能な技術を提供することにある。

【００２２】本発明の他の目的は、集積度を低下させる
ことなく、チャネル領域の不純物分布をチャネル領域の
ドレイン側とソース側で非対称にしてデバイスのホット
エレクトロン耐性の向上を図ることが可能な技術を提供
することにある。

【００２３】本発明の他の目的は、集積度を低下させる
ことなく、拡散層の不純物濃度をソース側とドレイン側
とで非対称にしてデバイスのホットエレクトロン耐性の
向上を図ることが可能な技術を提供することにある。

【００２４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００２５】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。 （１）半導体基板の主面に各々のゲート電極が一方向に
所定の間隔を置いて並列に配列された二つのＭＩＳＦＥ
Ｔを有する半導体集積回路装置の製造方法において、前
記半導体基板の主面に前記各ＭＩＳＦＥＴのゲート電極
を形成した後、前記一方向において前記ゲート電極の互
いに向かい合う第１側面及び第２側面のうちの第１側面
側から前記半導体基板の主面に対して鋭角をなす角度で
前記半導体基板の主面にチャネル不純物をイオン注入し
てハロー層を形成する工程を有する。

【００２６】（２）半導体基板の主面に各々のゲート電
極が一方向に所定の間隔を置いて並列に配列された二つ
のＭＩＳＦＥＴを有する半導体集積回路装置の製造方法
において、前記半導体基板の主面に前記各ＭＩＳＦＥＴ
のゲート電極を形成した後、前記一方向において前記ゲ
ート電極の互いに向かい合う第１側面及び第２側面のう
ちの第１側面側から前記半導体基板の主面に対して鋭角
をなす角度で前記半導体基板の主面にチャネル不純物を
イオン注入する第１イオン注入工程と、前記ゲート電極
の第２側面側から前記半導体基板の主面に対して鋭角を
なす角度で前記半導体基板の主面にチャネル不純物をイ
オン注入する第２イオン注入工程によってハロー層を形
成する工程を有し、前記第１及び第２イオン注入工程
は、前記ゲート電極の影にならないドレイン形成領域上
にマスクを設けて行う。

【００２７】（３）半導体基板の主面の第１領域に各々
のゲート電極が一方向に所定の間隔を置いて並列に配列
された二つのＭＩＳＦＥＴと、前記半導体基板の主面の
第２領域に各々のゲート電極が前記一方向に所定の間隔
を置いて配列された二つのＭＩＳＦＥＴとを有する半導
体集積回路装置の製造方法において、前記半導体基板の
主面の第１領域及び第２領域に前記各ＭＩＳＦＥＴのゲ
ート電極を形成した後、前記一方向において前記ゲート
電極の互いに向かい合う第１側面及び第２側面のうちの
第１側面側から前記半導体基板の主面に対して鋭角をな
す角度で前記半導体基板の主面の第１領域及び第２領域
にチャネル不純物をイオン注入する第１イオン注入工程
と、前記ゲート電極の第２側面側から前記半導体基板の
主面に対して鋭角をなす角度で前記半導体基板の主面の
第１領域及び第２領域にチャネル不純物をイオン注入す
る第２イオン注入工程によってハロー層を形成する工程
を有し、前記第１及び第２イオン注入工程は、前記ゲー
ト電極の影にならないドレイン形成領域上にマスクを設
けて行う。

【００２８】（４）半導体基板の主面上に各々のゲート
電極が一方向に所定の間隔を置いて並列に配列された二
つのＭＩＳＦＥＴを有する半導体集積回路装置の製造方
法において、前記半導体基板の主面に前記各ＭＩＳＦＥ
Ｔのゲート電極を形成する工程と、前記半導体基板の主
面に前記各ＭＩＳＦＥＴのドレイン領域及び前記ドレイ
ン領域よりも高濃度のソース領域を形成する工程とを有
し、前記ドレイン領域及びソース領域を形成する工程
は、前記半導体基板の主面に第１拡散層を形成する工程
と、その後、前記一方向において前記ゲート電極の互い
に向かい合う第１側面及び第２側面のうちの第１側面側
から前記半導体基板の主面に対して鋭角をなす角度で前
記第１拡散層にエクステンション不純物をイオン注入し
て前記第１拡散層よりも高濃度の第２拡散層を形成する
工程とを有する。

【００２９】（５）半導体基板の主面上に各々のゲート
電極が一方向に所定の間隔を置いて並列に配列された二
つのＭＩＳＦＥＴを有する半導体集積回路装置の製造方
法において、前記半導体基板の主面に前記各ＭＩＳＦＥ
Ｔのゲート電極を形成する工程と、前記半導体基板の主
面に前記各ＭＩＳＦＥＴのドレイン領域及び前記ドレイ
ン領域よりも高濃度のソース領域を形成する工程とを有
し、前記ドレイン領域及びソース領域を形成する工程
は、前記半導体基板の主面に第１拡散層を形成する工程
と、前記一方向において前記ゲート電極の互いに向かい
合う第１側面及び第２側面のうちの第１側面側から前記
半導体基板の主面に対して鋭角をなす角度で前記第１拡
散層にエクステンション不純物をイオン注入し、前記ゲ
ート電極の第２側面側から前記半導体基板の主面に対し
て鋭角をなす角度で前記第１拡散層にエクステンション
不純物をイオン注入して前記第１拡散層よりも高濃度の
第２拡散層を形成する工程とを有し、前記ゲート電極の
第１側面側からのイオン注入及び前記ゲート電極の第２
側面側からのイオン注入は、前記ゲート電極の影になら
ない前記第１拡散層上にマスクを設けて行う。

【００３０】（６）半導体基板の主面の第１領域に各々
のゲート電極が一方向に所定の間隔を置いて並列に配列
された二つのＭＩＳＦＥＴと、前記半導体基板の主面の
第２領域に各々のゲート電極が前記一方向に所定の間隔
を置いて並列に配列された二つのＭＩＳＦＥＴとを有す
る半導体集積回路装置の製造方法において、前記半導体
基板の主面の第１領域及び第２領域に前記各ＭＩＳＦＥ
Ｔのゲート電極を形成する工程と、前記半導体基板の主
面の第１領域及び第２領域に前記各ＭＩＳＦＥＴのドレ
イン領域及び前記ドレイン領域よりも高濃度のソース領
域を形成する工程とを有し、前記ドレイン領域及びソー
ス領域を形成する工程は、前記半導体基板の主面の第１
領域及び第２領域に第１拡散層を形成する工程と、前記
一方向において前記ゲート電極の互いに向かい合う第１
側面及び第２側面のうちの第１側面側から前記半導体基
板の主面に対して鋭角をなす角度で前記第１拡散層にエ
クステンション不純物をイオン注入し、前記ゲート電極
の第２側面側から前記半導体基板の主面に対して鋭角を
なす角度で前記第１拡散層にエクステンション不純物を
イオン注入して前記第１拡散層よりも高濃度の第２拡散
層を形成する工程とを有し、前記ゲート電極の第１側面
側からのイオン注入及び前記ゲート電極の第２側面側か
らのイオン注入は、前記ゲート電極の影にならない前記
第１拡散層上にマスクを設けて行う。

【００３１】前記（１）乃至（３）の手段によれば、イ
オン注入をゲート電極形成後に斜め方向から行うので、
ドレイン側がゲート電極により影になる場合にはイオン
注入のマスクが不要である。また、イオン注入ではゲー
ト電極がイオン注入のマスクとなるので、ホトレジスト
マスクをドレイン拡散層の全面に設けることができ、ゲ
ート電極の間隔を広げる必要がない。これにより、集積
度を低下させることなく、チャネル領域の不純物分布を
チャネル領域のドレイン側とソース側で非対称にしてＭ
ＩＳＦＥＴのホットエレクトロン耐性の向上を図ること
が可能となる。

【００３２】前記（４）乃至（６）の手段によれば、高
濃度エクステンションのイオン注入をゲート電極形成後
に斜め方向から行うので、ドレイン側がゲート電極によ
り影になる場合にはイオン注入のマスクが不要である。
また、イオン注入ではゲート電極がイオン注入のマスク
となるので、ホトレジストマスクをドレイン拡散層の全
面に設けることができ、ゲート電極の間隔を広げる必要
がない。これにより、集積度を低下させることなく、拡
散層の不純物濃度をソース側とドレイン側とで非対称に
してＭＩＳＦＥＴのホットエレクトロン耐性の向上を図
ることが可能となる。

【００３３】

【発明の実施の形態及び実施例】以下、図面を参照して
本発明の実施の形態を詳細に説明する。なお、発明の実
施の形態を説明するための全図において、同一機能を有
するものは同一符号を付け、その繰り返しの説明は省略
する。

【００３４】（実施形態１）本実施形態では、図１０
（ａ）に示すＭＯＳＦＥＴのチャネル不純物分布を実現
する方法について説明する。

【００３５】図１及び図２において、（ａ）及び（ｂ）
は、本発明の実施形態である半導体集積回路装置の製造
工程を示す断面図である。

【００３６】まず、図１（ａ）に示すように、例えばｐ
型で比抵抗が１０Ωｃｍ程度の単結晶シリコンからなる
半導体基板（以下、単に基板と呼ぶ）１の主面に、素子
形成領域を区画する素子分離領域として、例えば溝型素
子分離領域２を形成する。溝型素子分離領域２は、基板
１の主面に浅溝（例えば３００ｎｍ程度の深さの溝）を
形成し、その後、基板１の主面上に例えば酸化シリコン
膜からなる絶縁膜をＣＶＤ（Ｃhemical Ｖapor Ｄeposi
tion）法で形成し、その後、絶縁膜が浅溝の内部のみ残
るようにＣＭＰ（Ｃhemical Ｍechanical Ｐolishing）
法で平坦化することによって形成される。素子形成領域
の平面形状は、例えば方形状で形成される。

【００３７】次に、熱酸化処理を施して基板１の主面の
素子形成領域に例えば酸化シリコン膜からなるゲート絶
縁膜３を形成し、その後、基板１の主面上の全面に例え
ば１５０〜２００ｎｍ程度の厚さの多結晶シリコン膜を
ＣＶＤ法で形成し、その後、多結晶シリコン膜をパター
ンニングして、基板１の主面の素子形成領域上に互いに
隣り合う二つのゲート電極４を形成する。二つのゲート
電極４は、基板１の主面のＸ方向に所定の間隔を置いて
配列され、基板１の主面に対して前記Ｘ方向と直行する
Ｙ方向に延在している。多結晶シリコン膜には、抵抗値
を低減する不純物がその堆積中若しくは堆積後に導入さ
れる。

【００３８】次に、基板１の主面の素子形成領域にチャ
ネル不純物（例えばボロン（Ｂ））をイオン注入して、
非対称のｐ型ハロー層５を形成する。チャネル不純物の
イオン注入は二回に分けて行う。

【００３９】一回目のイオン注入は、図１（ａ）に示す
ように、基板１の主面のＸ方向において、ゲート電極４
の互いに向かい合う二つの側面（第１側面４ａ，第２側
面４ｂ）のうちの第１側面４ａ側（図中左側）からのイ
オン注入であり、基板１の主面に対して鋭角をなす角度
で行う。この時、基板１の主面の素子形成領域におい
て、二つのＭＯＳＦＥＴのドレイン形成領域のチャネル
領域側の端部（本実施形態では各々のゲート電極４の第
１側面４ａ側）が各々のゲート電極４ａの影にならない
ため、各々のドレイン形成領域上にホトレジストマスク
ＲＭ１を設けてイオン注入する。ホトレジストマスクＲ
Ｍ１は、ゲート電極４との間にアライメントずれが生じ
ているが、ドレイン形成領域のチャネル領域側の端部は
ホトレジストマスクＲＭ１の影になっているため、ドレ
イン形成領域のチャネル領域側の端部にチャネル不純物
がドープ（導入）されることはない。

【００４０】二回目のイオン注入は、図１（ｂ）に示す
ように、基板１の主面のＸ方向におて、ゲート電極４の
第２側面４ｂ側（図中右側）からのイオン注入であり、
基板１の主面に対して鋭角をなす角度で行う。この時、
二つのＭＯＳＦＥＴのドレイン形成領域のチャネル領域
側の端部（本実施形態では各々のゲート電極４の第１側
面４ａ側）が各々のゲート電極４の影になっているた
め、イオン注入のマスクを設ける必要がない。

【００４１】このようにしてチャネル不純物をドープす
ることにより、図１（ｂ）に示すように、非対称のチャ
ネル不純物分布が得られる。

【００４２】次に、基板１の主面の素子形成領域にエク
ステンション不純物（例えば砒素（Ａｓ）をイオン注入
して、図２（ａ）に示すように、低濃度のｎ型拡散層６
ａ及び６ｂを形成する。

【００４３】次に、基板１の主面上の全面に例えば酸化
シリコン膜からなる絶縁膜をＣＶＤ法で形成し、その
後、絶縁膜にＲＩＥ（Ｒeactive Ｉon Ｅtching）等の
異方性エッチングを施して、各々のゲート電極４の側面
（４ａ，４ｂ）にサイドウォールスペーサ９を形成す
る。

【００４４】次に、基板１の主面の素子形成領域に不純
物（例えばＡｓ）をイオン注入して高濃度のｎ型拡散層
１０を形成する。これにより、図２（ｂ）に示すよう
に、チャネル領域のドレイン側にチャネル不純物をドー
ピングしない（ｐ型ハロー層を形成しない）非対称のチ
ャネル不純物分布を有する二つのＭＯＳＦＥＴ−Ｑｎが
得られる。

【００４５】このように、ゲート電極４の第２側面４ｂ
側から基板１の主面に対して鋭角をなす角度で基板１の
主面にチャネル不純物をイオン注入してｐ型ハロー層５
を形成することにより、ドレイン形成領域のチャネル領
域側の端部がゲート電極４の影になるので、イオン注入
のマスクが不要になる。これにより、集積度を低下させ
ることなく、ＭＩＳＦＥＴのホットエレクトロン耐性の
向上を図ることが可能となる。

【００４６】（実施形態２）本実施形態では、図１０
（ｂ）に示すＭＯＳＦＥＴのチャネル不純物分布を実現
する方法について説明する。

【００４７】図３及び図４において、（ａ）及び（ｂ）
は、本発明の実施形態である半導体集積回路装置の製造
工程を示す断面図である。

【００４８】まず、前述の実施形態１と同様の方法で、
溝型素子分離領域２、ゲート絶縁膜３及び互いに隣り合
う二つのゲート電極４を形成する。二つのゲート電極４
は、基板１の主面のＸ方向に所定の間隔を置いて配列さ
れ、基板１の主面に対して前記Ｘ方向と直交するＹ方向
に延在している。

【００４９】次に、基板１の主面の素子形成領域にチャ
ネル不純物（例えばボロン（Ｂ））をイオン注入して、
非対称のｐ型ハロー層５を形成する。チャネル不純物の
イオン注入は二回に分けて行う。

【００５０】一回目のイオン注入は、図２（ａ）に示す
ように、基板１の主面のＸ方向において、ゲート電極４
の互いに向かい合う二つの側面（第１側面４ａ，第２側
面４ｂ）のうちの第１側面４ａ側（図中左側）からのイ
オン注入であり、基板１の主面に対して鋭角をなす角度
で行う。この時、基板１の主面の素子形成領域におい
て、一方（図中左側）のＭＯＳＦＥＴのドレイン形成領
域のチャネル領域側の端部（本実施形態では一方のゲー
ト電極４の第１側面４ａ側）がゲート電極４の影になら
ないため、ドレイン形成領域上にホトレジストマスクＲ
Ｍ２を設けてイオン注入する。

【００５１】二回目のイオン注入は、図２（ｂ）に示す
ように、基板１の主面のＸ方向において、ゲート電極４
の第２側面４ｂ側（図中右側）からのイオン注入であ
り、基板１の主面に対して鋭角をなす角度で行う。この
時、他方の（図中右側）のＭＯＳＦＥＴにおけるドレイ
ン形成領域のチャネル領域側の端部（本実施形態では他
方のゲート電極４の第２側面４ｂ側）がゲート電極４の
影にならないため、ドレイン形成領域上にホトレジスト
マスクＲＭ３を設けてイオン注入する。

【００５２】このようにしてチャネル不純物をドープす
ることにより、図３（ｂ）に示すように、非対称のチャ
ネル不純物分布が得られる。

【００５３】次に、基板１の主面の素子形成領域にエク
ステンション不純物（例えば砒素（Ａｓ）をイオン注入
して、図４（ａ）に示すように、低濃度のｎ型拡散層６
ａ及び６ｂを形成する。

【００５４】次に、基板１の主面上の全面に例えば酸化
シリコン膜からなる絶縁膜をＣＶＤ法で形成し、その
後、絶縁膜にＲＩＥ等の異方性エッチングを施して、各
々のゲート電極４の側面（４ａ，４ｂ）にサイドウォー
ルスペーサ９を形成する。

【００５５】次に、基板１の主面の素子形成領域に不純
物（例えばＡｓ）をイオン注入して高濃度のｎ型拡散層
１０を形成する。これにより、図４（ｂ）に示すよう
に、チャネル領域のドレイン側にチャネル不純物をドー
ピングしない（ｐ型ハロー層を形成しない）非対称のチ
ャネル不純物分布を有する二つのＭＯＳＦＥＴ−Ｑｎが
得られる。

【００５６】このように、一方のＭＯＳＦＥＴのドレイ
ン形成領域上にホトレジストマスクＲＭ２を設け状態で
ゲート電極４の第２側面４ｂ側から基板１の主面に対し
て鋭角をなす角度で基板１の主面にチャネル不純物をイ
オン注入し、他方のＭＯＳＦＥＴのドレイン形成領域上
にホトレジストマスクＲＭ３を設けた状態でゲート電極
４の第２側面４ｂ側から基板１の主面に対して鋭角をな
す角度で基板１の主面にチャネル不純物をイオン注入し
てｐ型ハロー層５を形成することにより、ゲート電極４
がイオン注入のマスクとなるので、ホトレジストマスク
ＲＭ２及びＲＭ３をドレイン形成領域上の全面に設ける
ことができ、ゲート電極４の間隔を広げる必要がない。
これにより、集積度を低下させることなく、ＭＩＳＦＥ
Ｔのホットエレクトロン耐性の向上を図ることが可能と
なる。

【００５７】なお、実施形態１及び２では図１０のチャ
ネル不純物分布を実現する方法について述べたが、図５
はこの方法が一般的に適用可能であることを説明する図
である。

【００５８】図５の横の欄はＡＢ二本のゲート電極が並
行して配置されている場合に生じる可能性のあるソース
・ドレインの方向の組合わせであり、ゲート電極パター
ンの欄に図示するように四つのケースがありえる。ここ
で、ゲート電極の太線はトランジスタのソース側である
ことを示している。チャネルイオン注入１は左からのイ
オン注入であり、各々のトランジスタのドレイン拡散層
が各々のトランジスタのゲート電極の影にならない場合
のみドレイン拡散層上にマスクを設ける。トランジスタ
ＡのマスクはＡ’、トランジスタＢのマスクをＢ’の記
号で示す。チャネルイオン注入２は右からのイオン注入
であり、同様の手続きでマスクパターンを生成してイオ
ン注入を行う。チャネルイオン注入１およびチャネルイ
オン注入２の欄には各々のイオン注入で形成されるチャ
ネル不純物の部分をゲート電極の太線で示している。二
回のイオン注入で全てのケースで所望の位置にチャネル
不純物を形成できることが判る。

【００５９】以上のように、チャネルイオン注入がゲー
ト電極の影にならないドレイン拡散層上にマスクを設け
るという極めて単純なアルゴリズムでマスクパターンを
生成すれば良いことが判り、トランジスタのソースとド
レインをコンピュータに認識させておけば各々のチャネ
ルイオン注入のマスクパターンをＣＡＤで生成すること
は極めて簡単に行えることが判る。

【００６０】また、図１〜５ではゲート電極が基板１の
主面のＸ方向（縦方向）に並んでいる場合の説明を行っ
た。通常のＬＳＩではゲート電極がＸ方向とＹＸ方向
（横方向）に並んでいる場合が多い。この場合、チャネ
ルイオン注入は左方向・右方向の他に上方向・下方向の
四回で行えばよい。上方向と下方向のチャネルイオン注
入においては縦方向に配列されているトランジスタの全
てのソース・ドレイン拡散層にマスクパターンを設けて
も良いし、全てのソース・ドレイン拡散層にマスクパタ
ーンを設けなくても良い。

【００６１】（実施形態３）本実施形態では、図１２
（ａ）に示すＭＯＳＦＥＴの高濃度ソース領域及び低濃
度ドレイン領域を実現する方法について説明する。

【００６２】図６において、（ａ）及び（ｂ）は、本発
明の実施形態である半導体集積回路装置の製造工程を示
す断面図である。

【００６３】まず、前述の実施形態１と同様の方法で、
溝型素子分離領域２、ゲート絶縁膜３及び互いに隣り合
う二つのゲート電極４を形成する。二つのゲート電極４
は、基板１の主面のＸ方向に所定の間隔を置いて並列に
配列され、基板１の主面に対して前記Ｘ方向と直交する
Ｙ方向に延在している。

【００６４】次に、基板１の主面の素子形成領域にチャ
ネル不純物（例えばボロン）をイオン注入してｐ型ハロ
ー層５を形成する。

【００６５】次に、基板１の主面の素子形成領域にエク
ステンション不純物（例えば砒素）をイオン注入して、
図６（ａ）に示すように、ｎ型拡散層７を形成する。

【００６６】次に、基板１の主面の素子形成領域にエク
ステンション不純物（例えば砒素）をイオン注入して、
ｎ型拡散層７よりも高濃度のｎ型拡散層８を形成する。
ｎ型拡散層８の形成は、二回のイオン注入で行う。

【００６７】一回目のイオン注入は、図６（ａ）に示す
ように、基板１の主面のＸ方向において、ゲート電極４
の互いに向かい合う二つの側面（第１側面４ａ，第２側
面４ｂ）のうちの第１側面４ａ側（図中左側）からのイ
オン注入であり、基板１の主面に対して鋭角をなす角度
で行う。この時、ｎ型拡散層７のチャネル領域側の端部
（本実施形態では各々のゲート電極４の第１側面４ａ
側）がゲート電極４の影にならないため、ｎ型拡散層７
上にホトレジストマスクＲＭ４を設けてイオン注入す
る。ホトレジストマスクＲＭ４は、ゲート電極４との間
にアライメントずれが生じているが、ｎ型拡散層７のチ
ャネル領域側の端部はホトレジストマスクＲＭ４の影に
なっているため、ｎ型拡散層７のチャネル領域側の端部
に高濃度のエクステンション不純物がドープ（導入）さ
れることはない。

【００６８】二回目のイオン注入は、図６（ｂ）に示す
ように、基板１の主面のＸ方向において、ゲート電極４
の第２側面４ｂ側（図中右側）からのイオン注入であ
り、基板１の主面に対して鋭角をなす角度で行う。この
時、ｎ型拡散層７のチャネル領域側の端部（本実施形態
では各々のゲート電極４の第１側面４ａ側）が各々のゲ
ート電極４の影になるため、イオン注入のマスクを設け
る必要がない。

【００６９】このようにして高濃度のｎ型拡散層８を形
成することにより、ドレイン領域よりもソース領域の不
純物濃度が高い非対称の拡散層が得られる。

【００７０】次に、基板１の主面上の全面に例えば酸化
シリコン膜からなる絶縁膜をＣＶＤ法で形成し、その
後、絶縁膜にＲＩＥ等の異方性エッチングを施して、各
々のゲート電極４の側面（４ａ，４ｂ）にサイドウォー
ルスペーサ９を形成する。

【００７１】次に、基板１の主面の素子形成領域に不純
物（例えばＡｓ）をイオン注入して高濃度のｎ型拡散層
１０を形成する。これにより、図６（ｃ）に示すよう
に、ドレイン領域よりもソース領域の不純物濃度が高い
非対称の拡散層を有する二つのＭＯＳＦＥＴ−Ｑｎが得
られる。

【００７２】このように、一方のＭＯＳＦＥＴのドレイ
ン形成領域上にホトレジストマスクＲＭ４を設け状態で
ゲート電極４の第２側面４ｂ側から基板１の主面に対し
て鋭角をなす角度でｎ型拡散層７にエクステンション不
純物をイオン注入し、ゲート電極４の第２側面４ｂ側か
ら基板１の主面に対して鋭角をなす角度でｎ型拡散層７
にエクステンション不純物をイオン注入してｎ型拡散層
７よりも高濃度のｎ型拡散層８を形成することにより、
一回目のイオン注入において、ゲート電極４がイオン注
入のマスクとなるので、ホトレジストマスクＲＭ４をｎ
型拡散層７上の全面に設けることができ、ゲート電極４
の間隔を広げる必要がない。また、２回目のイオン注入
において、ｎ型拡散層７のチャネル領域側の端部がゲー
ト電極４の影になるので、イオン注入のマスクが不要に
なる。これにより、集積度を低下させることなく、ＭＩ
ＳＦＥＴのホットエレクトロン耐性の向上を図ることが
可能となる。

【００７３】（実施形態４）本実施形態では、図１２
（ｂ）に示すＭＯＳＦＥＴの高濃度ソース領域及び低濃
度ドレイン領域を実現する方法について説明する。

【００７４】図７において、（ａ）及び（ｂ）は、本発
明の実施形態である半導体集積回路装置の製造工程を示
す断面図である。

【００７５】まず、前述の実施形態１と同様の方法で、
溝型素子分離領域２、ゲート絶縁膜３及び互いに隣り合
う二つのゲート電極４を形成する。二つのゲート電極４
は、基板１の主面のＸ方向に所定の間隔を置いて並列に
配列され、基板１の主面に対して前記Ｘ方向と直交する
Ｙ方向に延在している。

【００７６】次に、基板１の主面の素子形成領域にチャ
ネル不純物（例えばボロン）をイオン注入してｐ型ハロ
ー層５を形成する。

【００７７】次に、基板１の主面の素子形成領域にエク
ステンション不純物（例えば砒素）をイオン注入して、
図７（ａ）に示すように、ｎ型拡散層７を形成する。

【００７８】次に、基板１の主面の素子形成領域にエク
ステンション不純物（例えば砒素）をイオン注入して、
ｎ型拡散層７よりも高濃度のｎ型拡散層８を形成する。
ｎ型拡散層８の形成は、二回のイオン注入で行う。

【００７９】一回目のイオン注入は、図７（ａ）に示す
ように、基板１の主面のＸ方向において、ゲート電極４
の互いに向かい合う二つの側面（第１側面４ａ，第２側
面４ｂ）のうちの第１側面４ａ側（図中左側）からのイ
オン注入であり、基板１の主面に対して鋭角をなす角度
で行う。この時、ｎ型拡散層７のチャネル領域側の端部
（本実施形態では一方のゲート電極４の第１側面４ａ
側）がゲート電極４の影にならないため、ｎ型拡散層７
上にホトレジストマスクＲＭ５を設けてイオン注入す
る。ホトレジストマスクＲＭ５は、ゲート電極４との間
にアライメントずれが生じているが、ｎ型拡散層７のチ
ャネル領域側の端部はホトレジストマスクＲＭ５の影に
なっているため、ｎ型拡散層７のチャネル領域側の端部
に高濃度のエクステンション不純物がドープ（導入）さ
れることはない。

【００８０】二回目のイオン注入は、図７（ｂ）に示す
ように、基板１の主面のＸ方向において、ゲート電極４
の第２側面４ｂ側（図中右側）からのイオン注入であ
り、基板１の主面に対して鋭角をなす角度で行う。この
時、ｎ型拡散層７のチャネル領域側の端部（本実施形態
では他方のゲート電極４の第２側面４ｂ側）がゲート電
極４の影にならないため、ｎ型拡散層７上にホトレジス
トマスクＲＭ６を設けてイオン注入を行う。

【００８１】このようにして高濃度のｎ型拡散層８を形
成することにより、ドレイン領域よりもソース領域の不
純物濃度が高い非対称の拡散層が得られる。

【００８２】次に、基板１の主面上の全面に例えば酸化
シリコン膜からなる絶縁膜をＣＶＤ法で形成し、その
後、絶縁膜にＲＩＥ等の異方性エッチングを施して、各
々のゲート電極４の側面（４ａ，４ｂ）にサイドウォー
ルスペーサ９を形成する。

【００８３】次に、基板１の主面の素子形成領域に不純
物（例えばＡｓ）をイオン注入して高濃度のｎ型拡散層
１０を形成する。これにより、図６（ｃ）に示すよう
に、ドレイン領域よりもソース領域の不純物濃度が高い
非対称の拡散層を有する二つのＭＯＳＦＥＴ−Ｑｎが得
られる。

【００８４】このように、一方のＭＯＳＦＥＴのドレイ
ン領域であるｎ型拡散層７上にホトレジストマスクＲＭ
５を設け状態でゲート電極４の第１側面４ａ側から基板
１の主面に対して鋭角をなす角度でｎ型拡散層７にエク
ステンション不純物をイオン注入し、他方のＭＯＳＦＥ
Ｔのドレイン領域側のｎ型拡散層７上にホトレジストマ
スクＲＭ５を設けた状態でゲート電極４の第２側面４ｂ
側から基板１の主面に対して鋭角をなす角度でｎ型拡散
層７にエクステンション不純物をイオン注入してｎ型拡
散層７よりも高濃度のｎ型拡散層８を形成することによ
り、ゲート電極４がイオン注入のマスクとなるので、ホ
トレジストマスクＲＭ５及びＲＭ６をドレイン領域であ
るｎ型拡散層７上の全面に設けることができ、ゲート電
極４の間隔を広げる必要がない。これにより、集積度を
低下させることなく、ＭＩＳＦＥＴのホットエレクトロ
ン耐性の向上を図ることが可能となる。

【００８５】なお、実施形態３及び４では図１２の拡散
層を実現する方法について述べたが、図５で説明したよ
うに、この方法が一般的に適用可能であることは言うま
でもない。

【００８６】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。

【００８７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００８８】本発明によれば、集積度を低下させること
なく、デバイスのホットエレクトロン耐性の向上を図る
ことが可能となる。

【図面の簡単な説明】

【図１】（ａ）及び（ｂ）は、本発明の実施形態１であ
る半導体集積回路装置の製造を説明するための断面図で
ある。

【図２】（ａ）及び（ｂ）は、本発明の実施形態１であ
る半導体集積回路装置の製造を説明するための断面図で
ある。

【図３】（ａ）及び（ｂ）は、本発明の実施形態２であ
る半導体集積回路装置の製造を説明するための断面図で
ある。

【図４】（ａ）及び（ｂ）は、本発明の実施形態２であ
る半導体集積回路装置の製造を説明するための断面図で
ある。

【図５】本発明が一般的に適用可能であることを説明す
るための図である。

【図６】（ａ）、（ｂ）及び（ｃ）は、本発明の実施形
態３である半導体集積回路装置の製造を説明するための
断面図である。

【図７】（ａ）、（ｂ）及び（ｃ）は、本発明の実施形
態４である半導体集積回路装置の製造を説明するための
断面図である。

【図８】半導体集積回路装置に搭載されるＣＭＯＳ構成
のゲート回路を示す平面レイアウト図（（ａ）は二入力
ＮＡＮＤゲート回路、（ｂ）は二入力ＮＯＲゲート回
路）である。

【図９】図８のＡ−Ｂ線に沿うｎＭＯＳの断面図であ
る。

【図１０】図８のＡ−Ｂ線に沿う断面において望ましい
チャネル領域の不純物分布を示した図であり、（ａ）は
図８（ａ）、（ｂ）は図８（ｂ）に対応している。

【図１１】図１０（ａ）の構造を得るためのｎＭＯＳの
製造方法の要点を示した図である。

【図１２】図８のＡ−Ｂ線に沿う断面において望ましい
拡散層を示した図であり、（ａ）は図８（ａ）、図１２
（ｂ）は図８（ｂ）に対応している。

【図１３】図１２（ａ）の構造を得るためのｎＭＯＳの
製造方法の要点を示した図である。

【符号の説明】

１…ｐ型半導体基板、２…溝型素子分離領域、３…ゲー
ト絶縁膜、４…ゲート電極、５…ｐ型ハロー層、６，
７，８，１０…ｎ型拡散層、９…サイドウォールスペー
サ、Ｑｎ…ＭＯＳＦＥＴ。

フロントページの続き (72)発明者 野中 裕介 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 齊藤 朋広 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F048 AB03 AC01 BA01 BB05 BC03 BC06 BD04 BD06 BG13 DA25 5F140 AA23 AB02 BA01 BB12 BB13 BC07 BF01 BF04 BG08 BG28 BG31 BG42 BG52 BG53 BH15 BH30 BH47 BK13 BK14 CB04

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体基板の主面に各々のゲート電極が
   一方向に所定の間隔を置いて並列に配列された二つのＭ
   ＩＳＦＥＴを有する半導体集積回路装置の製造方法にお
   いて、 前記半導体基板の主面に前記各ＭＩＳＦＥＴのゲート電
   極を形成した後、前記一方向において前記ゲート電極の
   互いに向かい合う第１側面及び第２側面のうちの第１側
   面側から前記半導体基板の主面に対して鋭角をなす角度
   で前記半導体基板の主面にチャネル不純物をイオン注入
   してハロー層を形成する工程を有することを特徴とする
   半導体集積回路装置の製造方法。
2. 【請求項２】 半導体基板の主面に各々のゲート電極が
   一方向に所定の間隔を置いて並列に配列された二つのＭ
   ＩＳＦＥＴを有する半導体集積回路装置の製造方法にお
   いて、 前記半導体基板の主面に前記各ＭＩＳＦＥＴのゲート電
   極を形成した後、前記一方向において前記ゲート電極の
   互いに向かい合う第１側面及び第２側面のうちの第１側
   面側から前記半導体基板の主面に対して鋭角をなす角度
   で前記半導体基板の主面にチャネル不純物をイオン注入
   する第１イオン注入工程と、前記ゲート電極の第２側面
   側から前記半導体基板の主面に対して鋭角をなす角度で
   前記半導体基板の主面にチャネル不純物をイオン注入す
   る第２イオン注入工程によってハロー層を形成する工程
   を有し、 前記第１及び第２イオン注入工程は、前記ゲート電極の
   影にならないドレイン形成領域上にマスクを設けて行う
   ことを特徴とする半導体集積回路装置の製造方法。
3. 【請求項３】 半導体基板の主面の第１領域に各々のゲ
   ート電極が一方向に所定の間隔を置いて並列に配列され
   た二つのＭＩＳＦＥＴと、前記半導体基板の主面の第２
   領域に各々のゲート電極が前記一方向に所定の間隔を置
   いて配列された二つのＭＩＳＦＥＴとを有する半導体集
   積回路装置の製造方法において、 前記半導体基板の主面の第１領域及び第２領域に前記各
   ＭＩＳＦＥＴのゲート電極を形成した後、前記一方向に
   おいて前記ゲート電極の互いに向かい合う第１側面及び
   第２側面のうちの第１側面側から前記半導体基板の主面
   に対して鋭角をなす角度で前記半導体基板の主面の第１
   領域及び第２領域にチャネル不純物をイオン注入する第
   １イオン注入工程と、前記ゲート電極の第２側面側から
   前記半導体基板の主面に対して鋭角をなす角度で前記半
   導体基板の主面の第１領域及び第２領域にチャネル不純
   物をイオン注入する第２イオン注入工程によってハロー
   層を形成する工程を有し、 前記第１及び第２イオン注入工程は、前記ゲート電極の
   影にならないドレイン形成領域上にマスクを設けて行う
   ことを特徴とする半導体集積回路装置の製造方法。
4. 【請求項４】 半導体基板の主面上に各々のゲート電極
   が一方向に所定の間隔を置いて並列に配列された二つの
   ＭＩＳＦＥＴを有する半導体集積回路装置の製造方法に
   おいて、 前記半導体基板の主面に前記各ＭＩＳＦＥＴのゲート電
   極を形成する工程と、 前記半導体基板の主面に前記各ＭＩＳＦＥＴのドレイン
   領域及び前記ドレイン領域よりも高濃度のソース領域を
   形成する工程とを有し、 前記ドレイン領域及びソース領域を形成する工程は、前
   記半導体基板の主面に第１拡散層を形成する工程と、そ
   の後、前記一方向において前記ゲート電極の互いに向か
   い合う第１側面及び第２側面のうちの第１側面側から前
   記半導体基板の主面に対して鋭角をなす角度で前記第１
   拡散層にエクステンション不純物をイオン注入して前記
   第１拡散層よりも高濃度の第２拡散層を形成する工程と
   を有することを特徴とする半導体集積回路装置の製造方
   法。
5. 【請求項５】 半導体基板の主面上に各々のゲート電極
   が一方向に所定の間隔を置いて並列に配列された二つの
   ＭＩＳＦＥＴを有する半導体集積回路装置の製造方法に
   おいて、 前記半導体基板の主面に前記各ＭＩＳＦＥＴのゲート電
   極を形成する工程と、 前記半導体基板の主面に前記各ＭＩＳＦＥＴのドレイン
   領域及び前記ドレイン領域よりも高濃度のソース領域を
   形成する工程とを有し、 前記ドレイン領域及びソース領域を形成する工程は、前
   記半導体基板の主面に第１拡散層を形成する工程と、 前記一方向において前記ゲート電極の互いに向かい合う
   第１側面及び第２側面のうちの第１側面側から前記半導
   体基板の主面に対して鋭角をなす角度で前記第１拡散層
   にエクステンション不純物をイオン注入し、前記ゲート
   電極の第２側面側から前記半導体基板の主面に対して鋭
   角をなす角度で前記第１拡散層にエクステンション不純
   物をイオン注入して前記第１拡散層よりも高濃度の第２
   拡散層を形成する工程とを有し、 前記ゲート電極の第１側面側からのイオン注入及び前記
   ゲート電極の第２側面側からのイオン注入は、前記ゲー
   ト電極の影にならない前記第１拡散層上にマスクを設け
   て行うことを特徴とする半導体集積回路装置の製造方
   法。
6. 【請求項６】 半導体基板の主面の第１領域に各々のゲ
   ート電極が一方向に所定の間隔を置いて並列に配列され
   た二つのＭＩＳＦＥＴと、前記半導体基板の主面の第２
   領域に各々のゲート電極が前記一方向に所定の間隔を置
   いて並列に配列された二つのＭＩＳＦＥＴとを有する半
   導体集積回路装置の製造方法において、 前記半導体基板の主面の第１領域及び第２領域に前記各
   ＭＩＳＦＥＴのゲート電極を形成する工程と、 前記半導体基板の主面の第１領域及び第２領域に前記各
   ＭＩＳＦＥＴのドレイン領域及び前記ドレイン領域より
   も高濃度のソース領域を形成する工程とを有し、 前記ドレイン領域及びソース領域を形成する工程は、前
   記半導体基板の主面の第１領域及び第２領域に第１拡散
   層を形成する工程と、 前記一方向において前記ゲート電極の互いに向かい合う
   第１側面及び第２側面のうちの第１側面側から前記半導
   体基板の主面に対して鋭角をなす角度で前記第１拡散層
   にエクステンション不純物をイオン注入し、前記ゲート
   電極の第２側面側から前記半導体基板の主面に対して鋭
   角をなす角度で前記第１拡散層にエクステンション不純
   物をイオン注入して前記第１拡散層よりも高濃度の第２
   拡散層を形成する工程とを有し、 前記ゲート電極の第１側面側からのイオン注入及び前記
   ゲート電極の第２側面側からのイオン注入は、前記ゲー
   ト電極の影にならない前記第１拡散層上にマスクを設け
   て行うことを特徴とする半導体集積回路装置の製造方
   法。