JP3788439B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3788439B2 JP3788439B2 JP2003089037A JP2003089037A JP3788439B2 JP 3788439 B2 JP3788439 B2 JP 3788439B2 JP 2003089037 A JP2003089037 A JP 2003089037A JP 2003089037 A JP2003089037 A JP 2003089037A JP 3788439 B2 JP3788439 B2 JP 3788439B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- diode
- region
- impurity diffusion
- type impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、同じ半導体基板に、ダイオードとＭＯＳトランジスタが形成されてなる半導体装置の製造方法に関する。
【０００２】
【従来の技術】
同じ半導体基板に、ダイオードとＣＭＯＳトランジスタが形成されてなる半導体装置が、例えば、特開平２−５８２６２号公報（特許文献１）に開示されている。特許文献１にあるダイオードは、ＰＮ接合ダイオードで、静電気放電（ＥＳＤ）やサージ電圧・電流によってＣＭＯＳトランジスタが破壊されるのを防止するためのものである。
【０００３】
図７（ａ）は、特許文献１と同様の、ダイオードとＭＯＳトランジスタが同じ半導体基板に形成されてなる半導体装置を、模式的に示した断面図である。
【０００４】
図７（ａ）に示す従来の半導体装置１００では、図中の一点差線Ａ−Ａの左側がダイオード形成領域であり、右側がＭＯＳトランジスタ形成領域で、ダイオード１０ｄとＭＯＳトランジスタ１０ｃが、同じ半導体基板１に形成されている。
【０００５】
図７（ａ）のダイオード１０ｄは、半導体基板１の表層部のｐ−型ウェル２内において、隣接して配置されるｐ型不純物拡散領域４とｎ型不純物拡散領域５を備えている。このｐ型不純物拡散領域４とｎ型不純物拡散領域５の界面でＰＮ接合部１０ｐｎが形成され、ダイオード１０ｄは、ＰＮ接合ダイオードとなっている。
【０００６】
図７（ａ）のＭＯＳトランジスタ１０ｃはＣＭＯＳトランジスタで、ｐ−型ウェル２内に形成されたＮチャネルＭＯＳトランジスタ１０ｎと、ｎ−型ウェル３内に形成されたＰチャネルＭＯＳトランジスタ１０ｐとからなる。尚、図中の符号ｇとｏは、それぞれゲート電極とゲート酸化膜である。
【０００７】
半導体基板１上には、ＬＯＣＯＳ２０，２１が配置されている。また、半導体基板１の表面におけるｐ−型ウェル２とｎ−型ウェル３の界面は、ＬＯＣＯＳ２０，２１の下に配置され、ダイオード１０ｄおよびＣＭＯＳトランジスタ１０ｃの各チャネルのＭＯＳトランジスタ１０ｐ，１０ｎが、互いに分離されている。尚、符号ｎｓは、ＰチャネルＭＯＳトランジスタ１０ｐを取り囲むＬＯＣＯＳ２０，２１の下に配置されたチャネルストップで、ｎ−型ウェル３に対してより高濃度にｎ型不純物が拡散された領域である。また、符号ｐｓは、ＮチャネルＭＯＳトランジスタ１０ｎを取り囲むＬＯＣＯＳ２１およびダイオード１０ｄを取り囲むＬＯＣＯＳ２０の下に配置されたチャネルストップで、ｐ−型ウェル２に対してより高濃度にｐ型不純物が拡散された領域である。
【０００８】
【特許文献１】
特開平２−５８２６２号公報
【０００９】
【発明が解決しようとする課題】
図７（ａ）の半導体装置１００の製造において、ダイオード１０ｄのｐ型不純物拡散領域４とｎ型不純物拡散領域５を形成するためには、イオン注入工程と高温での熱処理工程を必要とする。従って、半導体装置１００を製造する際には、ダイオード１０ｄを形成した後でＣＭＯＳトランジスタ１０ｃを形成し、ダイオード１０ｄの製造工程による悪影響がＣＭＯＳトランジスタ１０ｃに及ばないようにしている。しかしながら、逆に、図７（ａ）の半導体装置１００ではＣＭＯＳトランジスタ１０ｃの製造工程による悪影響がダイオード１０ｄに及ばないようにする必要がある。
【００１０】
図７（ｂ）は、図７（ａ）の半導体装置１００の製造途中における、ＣＭＯＳトランジスタ１０ｃの閾値電圧調整イオン注入工程を示した断面図である。
【００１１】
この閾値電圧調整イオン注入工程においては、図中の点線Ｖｔで示した深さに不純物をイオン注入して、ＣＭＯＳトランジスタ１０ｃを構成する各チャネルのＭＯＳトランジスタ１０ｐ，１０ｎの閾値電圧を調整する。この際、ダイオード１０ｄのＰＮ接合部１０ｐｎに不純物がイオン注入されると、ＰＮ接合部の不純物濃度が初期設定値からずれてしまい、所望の接合耐圧およびＥＳＤ耐量が得られなくなる。従って、ＣＭＯＳトランジスタ１０ｃの閾値電圧調整イオン注入工程の際には、図のようにダイオード１０ｄ上にレジストマスク９０を形成して、ＰＮ接合部１０ｐｎにイオン注入されないようにしている。半導体装置１００のＣＭＯＳトランジスタ１０ｃの製造工程にはこのようなイオン注入工程が数回有り、イオン注入工程毎にレジストマスクの形成が必要で、これが半導体装置１００の製造コストの増大要因となっている。
【００１２】
そこで本発明は、同じ半導体基板にダイオードとＭＯＳトランジスタが形成されてなる半導体装置の製造方法であって、前記ダイオードの接合耐圧およびＥＳＤ耐量が確保でき、安価に製造できる半導体装置の製造方法を提供することを目的としている。
【００１３】
【課題を解決するための手段】
請求項１に記載の発明は、同じ半導体基板に、ダイオードとＭＯＳトランジスタが形成されてなる半導体装置の製造方法であって、第１導電型不純物拡散領域と第２導電型不純物拡散領域の界面でＰＮ接合部が形成されるように、前記半導体基板の表層部において、第１導電型不純物拡散領域と第２導電型不純物拡散領域を隣接して形成するダイオード形成工程と、前記半導体基板の表面における前記第１導電型不純物拡散領域と第２導電型不純物拡散領域の界面が下に配置されるように、前記半導体基板上にＬＯＣＯＳを形成するＬＯＣＯＳ形成工程と、前記ダイオード形成工程およびＬＯＣＯＳ形成工程後において、レジストマスクを形成することなく、前記半導体基板におけるダイオードとＭＯＳトランジスタの形成領域の全面に不純物をイオン注入して、前記ＭＯＳトランジスタの閾値電圧を調整する、閾値電圧調整イオン注入工程とを有することを特徴としている。
【００１４】
上記製造方法により製造される半導体装置においては、ダイオードのＰＮ接合部となる、半導体基板の表面における第１導電型不純物拡散領域と第２導電型不純物拡散領域の界面が、ＬＯＣＯＳの下に配置されている。このため、上記閾値電圧調整イオン注入工程において、レジストマスクを形成せずにイオン注入しても、ＬＯＣＯＳの下のＰＮ接合部にはイオン注入されず、ＰＮ接合部の不純物濃度が初期設定値からずれることはない。従って、上記製造方法では、イオン注入工程前のレジストマスク形成工程を省くことができる。これによって、上記製造方法により製造される半導体装置におけるダイオードの所望の接合耐圧およびＥＳＤ耐量が確保でき、また、レジストマスク形成工程がなくなるために、上記製造方法により製造される半導体装置を安価な半導体装置とすることができる。
【００１５】
請求項２に記載の発明は、前記ＭＯＳトランジスタが、チャネル領域の両側で、それぞれソース領域およびドレイン領域に隣接し、ソース領域およびドレイン領域より不純物濃度が低い電界緩和層を有するＭＯＳトランジスタであって、
前記閾値電圧調整イオン注入工程後において、レジストマスクを形成することなく、前記半導体基板におけるダイオードとＭＯＳトランジスタの形成領域の全面に不純物をイオン注入して、前記ＭＯＳトランジスタの電界緩和層を形成する、電界緩和層形成イオン注入工程を有することを特徴としている。
【００１６】
ＭＯＳトランジスタでは、耐圧向上のために、チャネル領域の両側で、ソース領域およびドレイン領域に隣接し、ソース領域およびドレイン領域より不純物濃度が低い電界緩和層の形成が有効である。この電界緩和層の形成には斜めイオン注入が用いられるが、前記と同様に、このイオン注入はマスク形成工程のない全面イオン注入とすることができる。従って、当該製造方法により製造される半導体装置を、高耐圧のＭＯＳトランジスタと所定の接合耐圧およびＥＳＤ耐量を持つダイオードが形成された、安価な半導体装置とすることができる。
【００１７】
請求項３に記載の発明は、前記ＭＯＳトランジスタが、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタからなるＣＭＯＳトランジスタであり、前記閾値電圧調整イオン注入工程が、前記ＮチャネルＭＯＳトランジスタまたはＰチャネルＭＯＳトランジスタの閾値電圧を調整する工程であることを特徴としている。
【００１８】
ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタからなるＣＭＯＳトランジスタにおいても、閾値電圧の調整や電界緩和層の形成に、イオン注入が用いられる。ＣＭＯＳトランジスタのこれらイオン注入は、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタについて二度に渡って行なわれるが、いずれか一方のイオン注入を、前記した、マスク形成工程のない全面イオン注入とすることができる。従って、当該製造方法により製造される半導体装置を、閾値電圧が精度良く設定され高耐圧のＣＭＯＳトランジスタと、所定の接合耐圧およびＥＳＤ耐量を持つダイオードが形成された、安価な半導体装置とすることができる。
【００１９】
請求項４に記載の発明は、同じ半導体基板に、ダイオードとＭＯＳトランジスタが形成されてなる半導体装置の製造方法であって、第１導電型不純物拡散領域と第２導電型不純物拡散領域の界面でＰＮ接合部が形成されるように、前記半導体基板の表層部において、第１導電型不純物拡散領域と第２導電型不純物拡散領域を隣接して形成するダイオード形成工程と、前記半導体基板の表面における前記第１導電型不純物拡散領域と第２導電型不純物拡散領域の界面が下に配置されるように、前記半導体基板上にＬＯＣＯＳを形成するＬＯＣＯＳ形成工程と、前記ＭＯＳトランジスタが、チャネル領域の両側で、それぞれソース領域およびドレイン領域に隣接し、ソース領域およびドレイン領域より不純物濃度が低い電界緩和層を有するＭＯＳトランジスタであって、前記ダイオード形成工程およびＬＯＣＯＳ形成工程後において、レジストマスクを形成することなく、前記半導体基板におけるダイオードとＭＯＳトランジスタの形成領域の全面に不純物をイオン注入して、前記ＭＯＳトランジスタの電界緩和層を形成する、電界緩和層形成イオン注入工程を有することを特徴としている。
また、請求項５に記載の発明は、前記ＭＯＳトランジスタが、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタからなるＣＭＯＳトランジスタであり、前記電界緩和層形成イオン注入工程が、前記ＮチャネルＭＯＳトランジスタまたはＰチャネルＭＯＳトランジスタの電界緩和層を形成する工程であることを特徴としている。
【００２０】
上記製造方法により製造される半導体装置においては、ダイオードのＰＮ接合部となる、半導体基板の表面における第１導電型不純物拡散領域と第２導電型不純物拡散領域の界面が、ＬＯＣＯＳの下に配置されている。このため、上記電界緩和層形成イオン注入工程において、レジストマスクを形成せずにイオン注入しても、ＬＯＣＯＳの下のＰＮ接合部にはイオン注入されず、ＰＮ接合部の不純物濃度が初期設定値からずれることはない。従って、上記製造方法では、イオン注入工程前のレジストマスク形成工程を省くことができる。これによって、上記製造方法により製造される半導体装置におけるダイオードの所望の接合耐圧およびＥＳＤ耐量が確保でき、また、レジストマスク形成工程がなくなるために、上記製造方法により製造される半導体装置を安価な半導体装置とすることができる。
また、ＣＭＯＳトランジスタにおいても、電界緩和層の形成にイオン注入がＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタについて二度に渡って行なわれるが、いずれか一方のイオン注入を、前記した、マスク形成工程のない全面イオン注入とすることができる。
【００２１】
ダイオード形成工程とＬＯＣＯＳ形成工程の実施順序については、請求項６に記載のように、前記ダイオード形成工程後において、前記ＬＯＣＯＳ形成工程を実施することができる。また、請求項７に記載のように、前記ＬＯＣＯＳ形成工程後において、高エネルギーイオン注入により、前記ダイオード形成工程を実施してもよい。
【００２２】
また、請求項８に記載のように、上記製造方法においては、前記第１導電型不純物拡散領域と第２導電型不純物拡散領域のいずれか一方の領域内に、他方の領域が形成されていてもよい。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を、図に基づいて説明する。
【００２４】
図１（ａ）は、本発明のダイオードとＭＯＳトランジスタが同じ半導体基板に形成されてなる半導体装置を、模式的に示した断面図である。尚、図１（ａ）では、図７（ａ）に示した従来の半導体装置１００と同様の部分については同じ符号をつけ、その説明は省略する。
【００２５】
図１（ａ）に示す半導体装置１０１も、図７（ａ）と同様、図中の一点差線Ａ−Ａの左側がダイオード形成領域で、右側がＭＯＳトランジスタ形成領域であり、ダイオード１１ｄとＭＯＳトランジスタ１０ｃが、同じ半導体基板１に形成されている。
【００２６】
図１（ａ）のＭＯＳトランジスタ１０ｃは、図７（ａ）と同じＣＭＯＳトランジスタで、ｐ−型ウェル２内に形成されたＮチャネルＭＯＳトランジスタ１０ｎと、ｎ−型ウェル３内に形成されたＰチャネルＭＯＳトランジスタ１０ｐとからなる。尚、符号６ｓと６ｄはそれぞれＰチャネルＭＯＳトランジスタ１０ｐのソース領域とドレイン領域であり、符号７ｓと７ｄはそれぞれＮチャネルＭＯＳトランジスタ１０ｎのソース領域とドレイン領域である。符号８，９は、それぞれ、各チャネルのＭＯＳトランジスタ１０ｐ，１０ｎのチャネル領域の両側で、それぞれソース領域６ｓ，７ｓおよびドレイン領域６ｄ，７ｄに隣接し、ソース領域６ｓ，７ｓおよびドレイン領域６ｄ，７ｄより不純物が低濃度にイオン注入されてなる電界緩和層である。また、符号ｎｓとｐｓは、それぞれＰチャネルＭＯＳトランジスタ１０ｐとＮチャネルＭＯＳトランジスタ１０ｎのチャネルストップで、それぞれｎ−型ウェル３とｐ−型ウェル２に対してより高濃度に不純物が拡散された領域である。このチャネルストップｎｓ，ｐｓにより、ＭＯＳトランジスタ１０ｐ，１０ｎとダイオード１０ｄ、もしくはＭＯＳトランジスタ１０ｐ，１０ｎ間の相互干渉が防止される。
【００２７】
図１（ａ）のダイオード１１ｄも、図７（ａ）のダイオード１０ｄと同様に、半導体基板１の表層部のｐ−型ウェル２内において、隣接して配置されるｐ型不純物拡散領域４とｎ型不純物拡散領域５を備えている。さらに、半導体装置１０１においても、ｐ−型ウェル２とｎ−型ウェル３の境界に位置し、ダイオード１０ｄおよびＣＭＯＳトランジスタ１０ｃの各チャネルのＭＯＳトランジスタ１０ｐ，１０ｎを互いに分離するＬＯＣＯＳ２０，２１が配置されている。尚、符号８０は層間絶縁膜であり、符号７ｎと６ｐは、それぞれ、金属電極（図示省略）とオーミックコンタクトを取るために形成されたｎ型高濃度不純物拡散領域とｐ型高濃度不純物拡散領域である。
【００２８】
一方、図１（ａ）の半導体装置１０１では図７（ａ）の半導体装置１００と異なり、上記のＬＯＣＯＳ２０，２１だけでなく、ダイオード形成領域内の半導体基板１上にもＬＯＣＯＳ２２が配置されている。また、半導体基板１の表面におけるダイオード１１ｄのｐ型不純物拡散領域４とｎ型不純物拡散領域５の界面は、ＬＯＣＯＳ２２の下に配置されている。図１のダイオード１１ｄは、ＬＯＣＯＳ２２の下にあるｐ型不純物拡散領域４とｎ型不純物拡散領域５の界面でＰＮ接合部１１ｐｎが形成され、ＰＮ接合ダイオードとなっている。図７（ａ）に示す従来の半導体装置１００では、ＰＮ接合部１０ｐｎが薄いゲート酸化膜ｏと接触するため経時的な特性変動も起き易い。一方、図１（ａ）の半導体装置１０１では、ＰＮ接合部１１ｐｎが厚いＬＯＣＯＳ２２の下に配置されるため経時的な特性変動も起き難く、より安定な構造となっている。
【００２９】
次に、図１（ａ）の半導体装置１０１の製造方法について説明する。
【００３０】
図１（ｂ）は、図１（ａ）に示す半導体装置１０１の製造途中において、ｐ−型ウェル２とｎ−型ウェル３、およびｐ型不純物拡散領域４とｎ型不純物拡散領域５の形成が終了した段階の半導体装置１０１を示す断面図である。図１（ｂ）の製造段階における半導体装置１０１は、以下のような製造工程で製造される。
【００３１】
最初に、半導体基板１上に、イオン注入時の表面保護のため、熱酸化膜（図示省略）を形成する。次に、所定の開口部を有するレジストマスク（図示省略）を形成し、イオン注入してｐ−型ウェル２とｎ−型ウェル３を形成する。イオン注入により形成したｐ−型ウェル２とｎ−型ウェル３は、レジストマスクを除去した後、熱処理を行なう。次に、半導体基板１上の熱酸化膜を除去後、ダイオード１１ｄの拡散層を形成するための熱酸化膜（図示省略）を新たに形成する。次に、ｐ型不純物拡散領域４に対応する開口部を有するレジストマスク（図示省略）を形成し、イオン注入してｐ型不純物拡散領域４を形成する。続いて、ｎ型不純物拡散領域５に対応する開口部を有するレジストマスク（図示省略）を形成し、イオン注入してｎ型不純物拡散領域５を形成する。レジストマスクを除去した後、熱処理を行なって、ダイオード１１ｄのＰＮ接合部１１ｐｎの形成が完了する。
【００３２】
図１（ｃ）は、図１（ａ）に示す半導体装置１０１の製造途中において、ＬＯＣＯＳ２０〜２２の形成が終了した段階の半導体装置１０１を示す断面図である。図１（ｃ）の製造段階における半導体装置１０１は、以下のようにして製造される。
【００３３】
図１（ｂ）の製造段階にある半導体装置１０１に対して、所定位置にイオン注入して、チャネルストップｎｓ，ｐｓを形成しておく。次に、半導体基板１上に、窒化珪素膜（図示省略）を成膜する。窒化珪素膜において、ＬＯＣＯＳ形成部に対応する位置を開口した後、熱酸化して、ＬＯＣＯＳ２０〜２２を形成する。尚、ＬＯＣＯＳ２０〜２２の形成後に、半導体基板１の表面におけるｐ型不純物拡散領域４とｎ型不純物拡散領域５の界面がＬＯＣＯＳ２２の下に配置されるように、予め窒化珪素膜に形成する開口部を配置しておく。これによって、ＬＯＣＯＳ２０〜２２の形成後には、ＰＮ接合部１１ｐｎがＬＯＣＯＳ２２の下に配置される。
【００３４】
尚、上記図１（ｂ）と図１（ｃ）の製造方法においては、最初にｐ型不純物拡散領域４とｎ型不純物拡散領域５を形成した後、ＬＯＣＯＳ２２を形成してＰＮ接合部１１ｐｎをＬＯＣＯＳ２２の下に配置した。これに限らず、最初にＬＯＣＯＳ２２を形成した後、高エネルギーイオン注入によりｐ型不純物拡散領域４とｎ型不純物拡散領域５を形成するようにしてもよい。高エネルギーイオン注入を用いて、不純物濃度のピークがＬＯＣＯＳ２２の下になるように高加速電圧でイオン注入することで、ＰＮ接合部１１ｐｎをＬＯＣＯＳ２２の下に配置することができる。
【００３５】
最後に、窒化珪素膜と熱酸化膜を除去して、図１（ｃ）に示す半導体装置１０１の製造段階が完了する。
【００３６】
次に、図１（ａ）の半導体装置１０１のＣＭＯＳトランジスタ１０ｃの形成に移行する。
【００３７】
最初に、図１（ａ）に示すＣＭＯＳトランジスタ１０ｃのゲート酸化膜ｏを形成する。その後、ＰチャネルＭＯＳトランジスタ１０ｐとＮチャネルＭＯＳトランジスタ１０ｎの閾値電圧を精度良く設定するために、閾値電圧調整用イオン注入を行う。
【００３８】
図２（ａ）は、ＰチャネルＭＯＳトランジスタ１０ｐとＮチャネルＭＯＳトランジスタ１０ｎのいずれか一方の閾値電圧調整イオン注入工程を示した断面図である。
【００３９】
図２（ａ）の閾値電圧調整イオン注入工程においては、図７（ｂ）の閾値電圧調整イオン注入工程と異なり、ダイオード１１ｄ上にレジストマスクを形成していない。図２（ａ）のダイオード１１ｄでは、半導体基板１の表面におけるｐ型不純物拡散領域４とｎ型不純物拡散領域５の界面がＬＯＣＯＳ２２の下に配置され、ＰＮ接合部１１ｐｎがＬＯＣＯＳ２２の下に形成されている。これによって、レジストマスクを形成せずにイオン注入しても、図７（ｂ）の点線Ｖｔで示したようにＰＮ接合部１１ｐｎにはイオン注入されず、ＰＮ接合部１１ｐｎの不純物濃度が初期設定値からずれることはない。従って、このように、図１（ａ）の半導体装置１０１では、図２（ａ）の閾値電圧調整イオン注入工程前のレジストマスク形成工程を省くことができ、安価な半導体装置とすることができる。尚、言うまでもなく、ＭＯＳトランジスタは閾値電圧が精度良く設定され、最初に形成したダイオード１１ｄの接合耐圧およびＥＳＤ耐量は、ダイオード１１ｄの形成段階で設定した所望の接合耐圧およびＥＳＤ耐量が確保される。
【００４０】
図２（ａ）の閾値電圧調整イオン注入工程が終了した後、図１（ａ）のＣＭＯＳトランジスタ１０ｃのゲート電極ｇを形成する。ゲート電極ｇは、ポリシリコン膜を成膜し、リン（Ｐ）等をドープして不純物濃度を調整した後、ホト工程によりパターニングして形成する。
【００４１】
次に、酸化膜を形成した後、図１（ａ）に示すＣＭＯＳトランジスタ１０ｃの耐圧向上のために、斜めイオン注入により電界緩和層８，９を形成する。
【００４２】
電界緩和層は、ＭＯＳトランジスタのチャネル領域の両側で、ソース領域およびドレイン領域に隣接し、ソース領域およびドレイン領域より不純物濃度が低く形成される。
【００４３】
図２（ｂ）は、ＰチャネルＭＯＳトランジスタ１０ｐとＮチャネルＭＯＳトランジスタ１０ｎのいずれか一方の電界緩和層形成イオン注入工程を示した断面図である。
【００４４】
図２（ｂ）に示すように、この電界緩和層形成イオン注入工程においても、ダイオード１１ｄ上にレジストマスクを形成していない。図２（ａ）の閾値電圧調整イオン注入工程と同様に、ＰＮ接合部１１ｐｎがＬＯＣＯＳ２２の下に形成されていることから、レジストマスクを形成せずにイオン注入しても、ＰＮ接合部１１ｐｎにはイオン注入されない。従って、図１（ａ）の半導体装置１０１では、図２（ｂ）の電界緩和層形成イオン注入工程前のレジストマスク形成工程を省くことができ、安価に製造できる半導体装置とすることができる。尚、言うまでもなく、ＭＯＳトランジスタは高耐圧となり、最初に形成したダイオード１１ｄの接合耐圧およびＥＳＤ耐量は、ダイオード１１ｄの形成段階で設定した所望の接合耐圧およびＥＳＤ耐量が確保される。
【００４５】
図２（ｂ）の電界緩和層形成イオン注入工程が終了した後、図１（ａ）に示すＰチャネルＭＯＳトランジスタ１０ｐのソース・ドレイン領域６ｓ，６ｄとＮチャネルＭＯＳトランジスタ１０ｎのソース・ドレイン領域領域７ｓ，７ｄを形成する。これらの各領域６ｓ，６ｄ，７ｓ，７ｄは、ホト工程によるレジストマスク形成とイオン注入工程を繰り返し、熱処理工程を経て形成する。尚、ＰチャネルＭＯＳトランジスタ１０ｐのソース・ドレイン領域６ｓ，６ｄを形成するイオン注入工程において、ｐ型高濃度不純物拡散領域６ｐが同時に形成される。また、ＮチャネルＭＯＳトランジスタ１０ｎのソース・ドレイン領域７ｓ，７ｄを形成するイオン注入工程において、ｎ型高濃度不純物拡散領域７ｎが同時に形成される。
【００４６】
最後に、ＢＰＳＧ等からなる図１（ａ）に示す層間絶縁膜８０を形成し、ホト工程のパターニング及びエッチング工程にてコンタクトホールを形成した後、Ａｌ配線（図示省略）とパッシベーション膜（図示省略）を形成して、図１（ａ）の半導体装置１０１が完成する。
【００４７】
以上説明したように、図１（ａ）に示す半導体装置１０１は、同じ半導体基板１にダイオード１１ｄとＭＯＳトランジスタ１０ｐ，１０ｎが形成され、ダイオード１１ｄの接合耐圧およびＥＳＤ耐量が確保でき、安価な半導体装置とすることができる。また、図１（ｂ），（ｃ）および図２（ａ），（ｂ）で説明した製造方法により、図１（ａ）に示す半導体装置１０１を、安価に製造することができる。
【００４８】
図３は、図１（ａ）の半導体装置１０１と同様の半導体装置であって、ダイオードとＭＯＳトランジスタの構成要素を増やした半導体装置１０２の断面図である。尚、図３の半導体装置１０２において、図１（ａ）の半導体装置１０１と同様の部分については同じ符号をつけ、その説明は省略する。
【００４９】
図３に示す半導体装置１０２も、ダイオード１３ｄとＣＭＯＳトランジスタ１２ｃを、同じ半導体基板１に形成している。図３では、２個のＮチャネルＭＯＳトランジスタ１２ｎとＰチャネルＭＯＳトランジスタ１２ｐの組が描かれているが、実際の半導体装置においてはこれらが多数組み形成される。また、図３のダイオード１３ｄでは、ｐ型不純物拡散領域４とｎ型不純物拡散領域５が２個ずつ繰り返し配置されて描かれているが、実際の半導体装置においては、これらが多数に渡って繰り返し配置される。尚、図３のダイオード１３ｄにおいても、図１（ａ）のダイオード１１ｄと同様、半導体基板１の表面におけるｐ型不純物拡散領域４とｎ型不純物拡散領域５の界面がＬＯＣＯＳ２２の下に配置され、ＰＮ接合部１３ｐｎが、ＬＯＣＯＳ２２の下に配置されている。
【００５０】
図４（ａ）は、図３の半導体装置１０２における、ＰチャネルＭＯＳトランジスタ１２ｐのための閾値電圧調整イオン注入工程を示した断面図である。また、図４（ｂ）は、図３の半導体装置１０２における、ＮチャネルＭＯＳトランジスタ１２ｎのための閾値電圧調整イオン注入工程を示した断面図である。
【００５１】
図４（ａ）の閾値電圧調整イオン注入工程においては、ダイオード１３ｄ上にレジストマスクを形成していない。図２（ａ）で説明したように、図３のダイオード１３ｄにおいても、半導体基板１の表面におけるｐ型不純物拡散領域４とｎ型不純物拡散領域５の界面がＬＯＣＯＳ２２の下に配置され、ＰＮ接合部１３ｐｎがＬＯＣＯＳ２２の下に形成されている。これによって、レジストマスクを形成せずにイオン注入しても、ＰＮ接合部１３ｐｎにはイオン注入されず、ＰＮ接合部１３ｐｎの不純物濃度が初期設定値からずれることはない。このように、図３の半導体装置１０２でも、図４（ａ）の閾値電圧調整イオン注入工程前のレジストマスク形成工程を省くことができ、安価な半導体装置とすることができる。また、言うまでもなく、最初に形成したダイオード１３ｄの接合耐圧およびＥＳＤ耐量は、ダイオード１３ｄの形成段階で設定した所望の接合耐圧およびＥＳＤ耐量が確保される。尚、図４（ｂ）の閾値電圧調整イオン注入工程では、レジストマスク９１を形成して、ＮチャネルＭＯＳトランジスタ１２ｎの形成領域のみにイオン注入している。
【００５２】
図５（ａ）は、図３の半導体装置１０２における、ＰチャネルＭＯＳトランジスタ１２ｐの電界緩和層８を形成するためのイオン注入工程を示した断面図である。また、図５（ｂ）は、図３の半導体装置１０２における、ＮチャネルＭＯＳトランジスタ１２ｎの電界緩和層９を形成するためのイオン注入工程を示した断面図である。
【００５３】
図５（ａ）のイオン注入工程においても、ダイオード１３ｄ上にレジストマスクを形成していない。図２（ｂ）で説明したように、ＰＮ接合部１３ｐｎがＬＯＣＯＳ２２の下に形成されていることから、レジストマスクを形成せずにイオン注入しても、ＰＮ接合部１３ｐｎにはイオン注入されない。従って、図３の半導体装置１０２では、電界緩和層８を形成するためのイオン注入工程前のレジストマスク形成工程を省くことができ、接合耐圧およびＥＳＤ耐量が確保でき、安価に製造できる半導体装置とすることができる。尚、図５（ｂ）の電界緩和層９を形成するためのイオン注入工程では、レジストマスク９２を形成して、ＮチャネルＭＯＳトランジスタ１２ｎの電界緩和層９のみを形成している。
【００５４】
以上説明したように、図３の半導体装置１０２も、同じ半導体基板１にダイオード１３ｄとＭＯＳトランジスタ１２ｐ，１２ｎが形成され、ダイオード１３ｄの接合耐圧およびＥＳＤ耐量が確保でき、安価な半導体装置とすることができる。
【００５５】
図６（ａ）と図６（ｂ）は、本発明に関する別の半導体装置の例である。図１（ａ）と図３の半導体装置１０１，１０２では、半導体基板１の表面におけるｐ型不純物拡散領域４とｎ型不純物拡散領域５の界面がＬＯＣＯＳ２２の下に配置されていた。これによって、ＰＮ接合部１１ｐｎ，１３ｐｎがＬＯＣＯＳ２２の下に配置され、接合耐圧およびＥＳＤ耐量が確保でき、安価な半導体装置とすることができた。
【００５６】
一方、図６（ａ）の半導体装置１０３では、ダイオード１４ｄにおいて、ｐ型不純物拡散領域４が形成されず、半導体基板１の表面におけるｎ型不純物拡散領域５とｐ−型ウェル２の界面がＬＯＣＯＳ２２の下に配置されている。図６（ａ）のダイオード１４ｄでは、ｎ型不純物拡散領域５とｐ−型ウェル２でＰＮ接合部１４ｐｎが形成され、この場合もＰＮ接合部１４ｐｎがＬＯＣＯＳの下に配置されている。従って、図６（ａ）の半導体装置１０３についても、ダイオード１４ｄの接合耐圧およびＥＳＤ耐量が確保でき、また安価に製造することができる半導体装置となっている。
【００５７】
図６（ｂ）の半導体装置１０４では、ｐ−型ウェル２とｎ−型ウェル３の配置が図６（ａ）の半導体装置１０３と逆転しており、ダイオード１６ｄがｎ−型ウェル３内に形成されている。図６（ｂ）のダイオード１６ｄでは、ｎ型不純物拡散領域５が形成されず、半導体基板１の表面におけるｐ型不純物拡散領域４とｎ−型ウェル３の界面がＬＯＣＯＳ２２の下に配置されている。また、ダイオード１６ｄでは、ｐ型不純物拡散領域４とｎ−型ウェル３でＰＮ接合部１６ｐｎが形成され、この場合もＰＮ接合部１６ｐｎがＬＯＣＯＳの下に配置されている。従って、図６（ｂ）の半導体装置１０４についても、ダイオード１６ｄの接合耐圧およびＥＳＤ耐量が確保でき、また安価に製造することができる半導体装置となっている。
【図面の簡単な説明】
【図１】（ａ）は、本発明の半導体装置を模式的に示した断面図であり、（ｂ）と（ｃ）は、（ａ）に示す半導体装置の製造途中における断面図である。
【図２】（ａ）は、図１（ａ）に示す半導体装置の製造途中におけるＭＯＳトランジスタの閾値電圧調整イオン注入工程を示す断面図であり、（ｂ）は、図１（ａ）に示す半導体装置の製造途中におけるＭＯＳトランジスタの電界緩和層形成イオン注入工程を示す断面図である。
【図３】本発明の別の半導体装置を模式的に示した断面図である。
【図４】（ａ）と（ｂ）は、図３に示す半導体装置の製造途中におけるＭＯＳトランジスタの閾値電圧調整イオン注入工程を示す断面図である。
【図５】（ａ）と（ｂ）は、図３に示す半導体装置の製造途中におけるＭＯＳトランジスタの電界緩和層形成イオン注入工程を示す断面図である。
【図６】（ａ）と（ｂ）は、本発明の別の半導体装置を模式的に示した断面図である。
【図７】（ａ）は、従来の半導体装置を模式的に示した断面図であり、（ｂ）は、（ａ）の半導体装置の製造途中におけるＭＯＳトランジスタの閾値電圧調整イオン注入工程を示す断面図である。
【符号の説明】
１ 半導体基板
１００〜１０４ 半導体装置
１０ｄ，１１ｄ，１３ｄ，１４ｄ，１６ｄ ダイオード
１０ｃ，１２ｃ ＣＭＯＳトランジスタ
１０ｐ，１２ｐ ＰチャネルＭＯＳトランジスタ
１０ｎ，１２ｎ ＮチャネルＭＯＳトランジスタ
２ ｐ−型ウェル
３ ｎ−型ウェル
４ ｐ型不純物拡散領域
５ ｎ型不純物拡散領域
１０ｐｎ，１１ｐｎ，１３ｐｎ，１４ｐｎ，１６ｐｎ ＰＮ接合部
２０〜２２ ＬＯＣＯＳ
【発明の属する技術分野】
本発明は、同じ半導体基板に、ダイオードとＭＯＳトランジスタが形成されてなる半導体装置の製造方法に関する。
【０００２】
【従来の技術】
同じ半導体基板に、ダイオードとＣＭＯＳトランジスタが形成されてなる半導体装置が、例えば、特開平２−５８２６２号公報（特許文献１）に開示されている。特許文献１にあるダイオードは、ＰＮ接合ダイオードで、静電気放電（ＥＳＤ）やサージ電圧・電流によってＣＭＯＳトランジスタが破壊されるのを防止するためのものである。
【０００３】
図７（ａ）は、特許文献１と同様の、ダイオードとＭＯＳトランジスタが同じ半導体基板に形成されてなる半導体装置を、模式的に示した断面図である。
【０００４】
図７（ａ）に示す従来の半導体装置１００では、図中の一点差線Ａ−Ａの左側がダイオード形成領域であり、右側がＭＯＳトランジスタ形成領域で、ダイオード１０ｄとＭＯＳトランジスタ１０ｃが、同じ半導体基板１に形成されている。
【０００５】
図７（ａ）のダイオード１０ｄは、半導体基板１の表層部のｐ−型ウェル２内において、隣接して配置されるｐ型不純物拡散領域４とｎ型不純物拡散領域５を備えている。このｐ型不純物拡散領域４とｎ型不純物拡散領域５の界面でＰＮ接合部１０ｐｎが形成され、ダイオード１０ｄは、ＰＮ接合ダイオードとなっている。
【０００６】
図７（ａ）のＭＯＳトランジスタ１０ｃはＣＭＯＳトランジスタで、ｐ−型ウェル２内に形成されたＮチャネルＭＯＳトランジスタ１０ｎと、ｎ−型ウェル３内に形成されたＰチャネルＭＯＳトランジスタ１０ｐとからなる。尚、図中の符号ｇとｏは、それぞれゲート電極とゲート酸化膜である。
【０００７】
半導体基板１上には、ＬＯＣＯＳ２０，２１が配置されている。また、半導体基板１の表面におけるｐ−型ウェル２とｎ−型ウェル３の界面は、ＬＯＣＯＳ２０，２１の下に配置され、ダイオード１０ｄおよびＣＭＯＳトランジスタ１０ｃの各チャネルのＭＯＳトランジスタ１０ｐ，１０ｎが、互いに分離されている。尚、符号ｎｓは、ＰチャネルＭＯＳトランジスタ１０ｐを取り囲むＬＯＣＯＳ２０，２１の下に配置されたチャネルストップで、ｎ−型ウェル３に対してより高濃度にｎ型不純物が拡散された領域である。また、符号ｐｓは、ＮチャネルＭＯＳトランジスタ１０ｎを取り囲むＬＯＣＯＳ２１およびダイオード１０ｄを取り囲むＬＯＣＯＳ２０の下に配置されたチャネルストップで、ｐ−型ウェル２に対してより高濃度にｐ型不純物が拡散された領域である。
【０００８】
【特許文献１】
特開平２−５８２６２号公報
【０００９】
【発明が解決しようとする課題】
図７（ａ）の半導体装置１００の製造において、ダイオード１０ｄのｐ型不純物拡散領域４とｎ型不純物拡散領域５を形成するためには、イオン注入工程と高温での熱処理工程を必要とする。従って、半導体装置１００を製造する際には、ダイオード１０ｄを形成した後でＣＭＯＳトランジスタ１０ｃを形成し、ダイオード１０ｄの製造工程による悪影響がＣＭＯＳトランジスタ１０ｃに及ばないようにしている。しかしながら、逆に、図７（ａ）の半導体装置１００ではＣＭＯＳトランジスタ１０ｃの製造工程による悪影響がダイオード１０ｄに及ばないようにする必要がある。
【００１０】
図７（ｂ）は、図７（ａ）の半導体装置１００の製造途中における、ＣＭＯＳトランジスタ１０ｃの閾値電圧調整イオン注入工程を示した断面図である。
【００１１】
この閾値電圧調整イオン注入工程においては、図中の点線Ｖｔで示した深さに不純物をイオン注入して、ＣＭＯＳトランジスタ１０ｃを構成する各チャネルのＭＯＳトランジスタ１０ｐ，１０ｎの閾値電圧を調整する。この際、ダイオード１０ｄのＰＮ接合部１０ｐｎに不純物がイオン注入されると、ＰＮ接合部の不純物濃度が初期設定値からずれてしまい、所望の接合耐圧およびＥＳＤ耐量が得られなくなる。従って、ＣＭＯＳトランジスタ１０ｃの閾値電圧調整イオン注入工程の際には、図のようにダイオード１０ｄ上にレジストマスク９０を形成して、ＰＮ接合部１０ｐｎにイオン注入されないようにしている。半導体装置１００のＣＭＯＳトランジスタ１０ｃの製造工程にはこのようなイオン注入工程が数回有り、イオン注入工程毎にレジストマスクの形成が必要で、これが半導体装置１００の製造コストの増大要因となっている。
【００１２】
そこで本発明は、同じ半導体基板にダイオードとＭＯＳトランジスタが形成されてなる半導体装置の製造方法であって、前記ダイオードの接合耐圧およびＥＳＤ耐量が確保でき、安価に製造できる半導体装置の製造方法を提供することを目的としている。
【００１３】
【課題を解決するための手段】
請求項１に記載の発明は、同じ半導体基板に、ダイオードとＭＯＳトランジスタが形成されてなる半導体装置の製造方法であって、第１導電型不純物拡散領域と第２導電型不純物拡散領域の界面でＰＮ接合部が形成されるように、前記半導体基板の表層部において、第１導電型不純物拡散領域と第２導電型不純物拡散領域を隣接して形成するダイオード形成工程と、前記半導体基板の表面における前記第１導電型不純物拡散領域と第２導電型不純物拡散領域の界面が下に配置されるように、前記半導体基板上にＬＯＣＯＳを形成するＬＯＣＯＳ形成工程と、前記ダイオード形成工程およびＬＯＣＯＳ形成工程後において、レジストマスクを形成することなく、前記半導体基板におけるダイオードとＭＯＳトランジスタの形成領域の全面に不純物をイオン注入して、前記ＭＯＳトランジスタの閾値電圧を調整する、閾値電圧調整イオン注入工程とを有することを特徴としている。
【００１４】
上記製造方法により製造される半導体装置においては、ダイオードのＰＮ接合部となる、半導体基板の表面における第１導電型不純物拡散領域と第２導電型不純物拡散領域の界面が、ＬＯＣＯＳの下に配置されている。このため、上記閾値電圧調整イオン注入工程において、レジストマスクを形成せずにイオン注入しても、ＬＯＣＯＳの下のＰＮ接合部にはイオン注入されず、ＰＮ接合部の不純物濃度が初期設定値からずれることはない。従って、上記製造方法では、イオン注入工程前のレジストマスク形成工程を省くことができる。これによって、上記製造方法により製造される半導体装置におけるダイオードの所望の接合耐圧およびＥＳＤ耐量が確保でき、また、レジストマスク形成工程がなくなるために、上記製造方法により製造される半導体装置を安価な半導体装置とすることができる。
【００１５】
請求項２に記載の発明は、前記ＭＯＳトランジスタが、チャネル領域の両側で、それぞれソース領域およびドレイン領域に隣接し、ソース領域およびドレイン領域より不純物濃度が低い電界緩和層を有するＭＯＳトランジスタであって、
前記閾値電圧調整イオン注入工程後において、レジストマスクを形成することなく、前記半導体基板におけるダイオードとＭＯＳトランジスタの形成領域の全面に不純物をイオン注入して、前記ＭＯＳトランジスタの電界緩和層を形成する、電界緩和層形成イオン注入工程を有することを特徴としている。
【００１６】
ＭＯＳトランジスタでは、耐圧向上のために、チャネル領域の両側で、ソース領域およびドレイン領域に隣接し、ソース領域およびドレイン領域より不純物濃度が低い電界緩和層の形成が有効である。この電界緩和層の形成には斜めイオン注入が用いられるが、前記と同様に、このイオン注入はマスク形成工程のない全面イオン注入とすることができる。従って、当該製造方法により製造される半導体装置を、高耐圧のＭＯＳトランジスタと所定の接合耐圧およびＥＳＤ耐量を持つダイオードが形成された、安価な半導体装置とすることができる。
【００１７】
請求項３に記載の発明は、前記ＭＯＳトランジスタが、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタからなるＣＭＯＳトランジスタであり、前記閾値電圧調整イオン注入工程が、前記ＮチャネルＭＯＳトランジスタまたはＰチャネルＭＯＳトランジスタの閾値電圧を調整する工程であることを特徴としている。
【００１８】
ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタからなるＣＭＯＳトランジスタにおいても、閾値電圧の調整や電界緩和層の形成に、イオン注入が用いられる。ＣＭＯＳトランジスタのこれらイオン注入は、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタについて二度に渡って行なわれるが、いずれか一方のイオン注入を、前記した、マスク形成工程のない全面イオン注入とすることができる。従って、当該製造方法により製造される半導体装置を、閾値電圧が精度良く設定され高耐圧のＣＭＯＳトランジスタと、所定の接合耐圧およびＥＳＤ耐量を持つダイオードが形成された、安価な半導体装置とすることができる。
【００１９】
請求項４に記載の発明は、同じ半導体基板に、ダイオードとＭＯＳトランジスタが形成されてなる半導体装置の製造方法であって、第１導電型不純物拡散領域と第２導電型不純物拡散領域の界面でＰＮ接合部が形成されるように、前記半導体基板の表層部において、第１導電型不純物拡散領域と第２導電型不純物拡散領域を隣接して形成するダイオード形成工程と、前記半導体基板の表面における前記第１導電型不純物拡散領域と第２導電型不純物拡散領域の界面が下に配置されるように、前記半導体基板上にＬＯＣＯＳを形成するＬＯＣＯＳ形成工程と、前記ＭＯＳトランジスタが、チャネル領域の両側で、それぞれソース領域およびドレイン領域に隣接し、ソース領域およびドレイン領域より不純物濃度が低い電界緩和層を有するＭＯＳトランジスタであって、前記ダイオード形成工程およびＬＯＣＯＳ形成工程後において、レジストマスクを形成することなく、前記半導体基板におけるダイオードとＭＯＳトランジスタの形成領域の全面に不純物をイオン注入して、前記ＭＯＳトランジスタの電界緩和層を形成する、電界緩和層形成イオン注入工程を有することを特徴としている。
また、請求項５に記載の発明は、前記ＭＯＳトランジスタが、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタからなるＣＭＯＳトランジスタであり、前記電界緩和層形成イオン注入工程が、前記ＮチャネルＭＯＳトランジスタまたはＰチャネルＭＯＳトランジスタの電界緩和層を形成する工程であることを特徴としている。
【００２０】
上記製造方法により製造される半導体装置においては、ダイオードのＰＮ接合部となる、半導体基板の表面における第１導電型不純物拡散領域と第２導電型不純物拡散領域の界面が、ＬＯＣＯＳの下に配置されている。このため、上記電界緩和層形成イオン注入工程において、レジストマスクを形成せずにイオン注入しても、ＬＯＣＯＳの下のＰＮ接合部にはイオン注入されず、ＰＮ接合部の不純物濃度が初期設定値からずれることはない。従って、上記製造方法では、イオン注入工程前のレジストマスク形成工程を省くことができる。これによって、上記製造方法により製造される半導体装置におけるダイオードの所望の接合耐圧およびＥＳＤ耐量が確保でき、また、レジストマスク形成工程がなくなるために、上記製造方法により製造される半導体装置を安価な半導体装置とすることができる。
また、ＣＭＯＳトランジスタにおいても、電界緩和層の形成にイオン注入がＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタについて二度に渡って行なわれるが、いずれか一方のイオン注入を、前記した、マスク形成工程のない全面イオン注入とすることができる。
【００２１】
ダイオード形成工程とＬＯＣＯＳ形成工程の実施順序については、請求項６に記載のように、前記ダイオード形成工程後において、前記ＬＯＣＯＳ形成工程を実施することができる。また、請求項７に記載のように、前記ＬＯＣＯＳ形成工程後において、高エネルギーイオン注入により、前記ダイオード形成工程を実施してもよい。
【００２２】
また、請求項８に記載のように、上記製造方法においては、前記第１導電型不純物拡散領域と第２導電型不純物拡散領域のいずれか一方の領域内に、他方の領域が形成されていてもよい。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を、図に基づいて説明する。
【００２４】
図１（ａ）は、本発明のダイオードとＭＯＳトランジスタが同じ半導体基板に形成されてなる半導体装置を、模式的に示した断面図である。尚、図１（ａ）では、図７（ａ）に示した従来の半導体装置１００と同様の部分については同じ符号をつけ、その説明は省略する。
【００２５】
図１（ａ）に示す半導体装置１０１も、図７（ａ）と同様、図中の一点差線Ａ−Ａの左側がダイオード形成領域で、右側がＭＯＳトランジスタ形成領域であり、ダイオード１１ｄとＭＯＳトランジスタ１０ｃが、同じ半導体基板１に形成されている。
【００２６】
図１（ａ）のＭＯＳトランジスタ１０ｃは、図７（ａ）と同じＣＭＯＳトランジスタで、ｐ−型ウェル２内に形成されたＮチャネルＭＯＳトランジスタ１０ｎと、ｎ−型ウェル３内に形成されたＰチャネルＭＯＳトランジスタ１０ｐとからなる。尚、符号６ｓと６ｄはそれぞれＰチャネルＭＯＳトランジスタ１０ｐのソース領域とドレイン領域であり、符号７ｓと７ｄはそれぞれＮチャネルＭＯＳトランジスタ１０ｎのソース領域とドレイン領域である。符号８，９は、それぞれ、各チャネルのＭＯＳトランジスタ１０ｐ，１０ｎのチャネル領域の両側で、それぞれソース領域６ｓ，７ｓおよびドレイン領域６ｄ，７ｄに隣接し、ソース領域６ｓ，７ｓおよびドレイン領域６ｄ，７ｄより不純物が低濃度にイオン注入されてなる電界緩和層である。また、符号ｎｓとｐｓは、それぞれＰチャネルＭＯＳトランジスタ１０ｐとＮチャネルＭＯＳトランジスタ１０ｎのチャネルストップで、それぞれｎ−型ウェル３とｐ−型ウェル２に対してより高濃度に不純物が拡散された領域である。このチャネルストップｎｓ，ｐｓにより、ＭＯＳトランジスタ１０ｐ，１０ｎとダイオード１０ｄ、もしくはＭＯＳトランジスタ１０ｐ，１０ｎ間の相互干渉が防止される。
【００２７】
図１（ａ）のダイオード１１ｄも、図７（ａ）のダイオード１０ｄと同様に、半導体基板１の表層部のｐ−型ウェル２内において、隣接して配置されるｐ型不純物拡散領域４とｎ型不純物拡散領域５を備えている。さらに、半導体装置１０１においても、ｐ−型ウェル２とｎ−型ウェル３の境界に位置し、ダイオード１０ｄおよびＣＭＯＳトランジスタ１０ｃの各チャネルのＭＯＳトランジスタ１０ｐ，１０ｎを互いに分離するＬＯＣＯＳ２０，２１が配置されている。尚、符号８０は層間絶縁膜であり、符号７ｎと６ｐは、それぞれ、金属電極（図示省略）とオーミックコンタクトを取るために形成されたｎ型高濃度不純物拡散領域とｐ型高濃度不純物拡散領域である。
【００２８】
一方、図１（ａ）の半導体装置１０１では図７（ａ）の半導体装置１００と異なり、上記のＬＯＣＯＳ２０，２１だけでなく、ダイオード形成領域内の半導体基板１上にもＬＯＣＯＳ２２が配置されている。また、半導体基板１の表面におけるダイオード１１ｄのｐ型不純物拡散領域４とｎ型不純物拡散領域５の界面は、ＬＯＣＯＳ２２の下に配置されている。図１のダイオード１１ｄは、ＬＯＣＯＳ２２の下にあるｐ型不純物拡散領域４とｎ型不純物拡散領域５の界面でＰＮ接合部１１ｐｎが形成され、ＰＮ接合ダイオードとなっている。図７（ａ）に示す従来の半導体装置１００では、ＰＮ接合部１０ｐｎが薄いゲート酸化膜ｏと接触するため経時的な特性変動も起き易い。一方、図１（ａ）の半導体装置１０１では、ＰＮ接合部１１ｐｎが厚いＬＯＣＯＳ２２の下に配置されるため経時的な特性変動も起き難く、より安定な構造となっている。
【００２９】
次に、図１（ａ）の半導体装置１０１の製造方法について説明する。
【００３０】
図１（ｂ）は、図１（ａ）に示す半導体装置１０１の製造途中において、ｐ−型ウェル２とｎ−型ウェル３、およびｐ型不純物拡散領域４とｎ型不純物拡散領域５の形成が終了した段階の半導体装置１０１を示す断面図である。図１（ｂ）の製造段階における半導体装置１０１は、以下のような製造工程で製造される。
【００３１】
最初に、半導体基板１上に、イオン注入時の表面保護のため、熱酸化膜（図示省略）を形成する。次に、所定の開口部を有するレジストマスク（図示省略）を形成し、イオン注入してｐ−型ウェル２とｎ−型ウェル３を形成する。イオン注入により形成したｐ−型ウェル２とｎ−型ウェル３は、レジストマスクを除去した後、熱処理を行なう。次に、半導体基板１上の熱酸化膜を除去後、ダイオード１１ｄの拡散層を形成するための熱酸化膜（図示省略）を新たに形成する。次に、ｐ型不純物拡散領域４に対応する開口部を有するレジストマスク（図示省略）を形成し、イオン注入してｐ型不純物拡散領域４を形成する。続いて、ｎ型不純物拡散領域５に対応する開口部を有するレジストマスク（図示省略）を形成し、イオン注入してｎ型不純物拡散領域５を形成する。レジストマスクを除去した後、熱処理を行なって、ダイオード１１ｄのＰＮ接合部１１ｐｎの形成が完了する。
【００３２】
図１（ｃ）は、図１（ａ）に示す半導体装置１０１の製造途中において、ＬＯＣＯＳ２０〜２２の形成が終了した段階の半導体装置１０１を示す断面図である。図１（ｃ）の製造段階における半導体装置１０１は、以下のようにして製造される。
【００３３】
図１（ｂ）の製造段階にある半導体装置１０１に対して、所定位置にイオン注入して、チャネルストップｎｓ，ｐｓを形成しておく。次に、半導体基板１上に、窒化珪素膜（図示省略）を成膜する。窒化珪素膜において、ＬＯＣＯＳ形成部に対応する位置を開口した後、熱酸化して、ＬＯＣＯＳ２０〜２２を形成する。尚、ＬＯＣＯＳ２０〜２２の形成後に、半導体基板１の表面におけるｐ型不純物拡散領域４とｎ型不純物拡散領域５の界面がＬＯＣＯＳ２２の下に配置されるように、予め窒化珪素膜に形成する開口部を配置しておく。これによって、ＬＯＣＯＳ２０〜２２の形成後には、ＰＮ接合部１１ｐｎがＬＯＣＯＳ２２の下に配置される。
【００３４】
尚、上記図１（ｂ）と図１（ｃ）の製造方法においては、最初にｐ型不純物拡散領域４とｎ型不純物拡散領域５を形成した後、ＬＯＣＯＳ２２を形成してＰＮ接合部１１ｐｎをＬＯＣＯＳ２２の下に配置した。これに限らず、最初にＬＯＣＯＳ２２を形成した後、高エネルギーイオン注入によりｐ型不純物拡散領域４とｎ型不純物拡散領域５を形成するようにしてもよい。高エネルギーイオン注入を用いて、不純物濃度のピークがＬＯＣＯＳ２２の下になるように高加速電圧でイオン注入することで、ＰＮ接合部１１ｐｎをＬＯＣＯＳ２２の下に配置することができる。
【００３５】
最後に、窒化珪素膜と熱酸化膜を除去して、図１（ｃ）に示す半導体装置１０１の製造段階が完了する。
【００３６】
次に、図１（ａ）の半導体装置１０１のＣＭＯＳトランジスタ１０ｃの形成に移行する。
【００３７】
最初に、図１（ａ）に示すＣＭＯＳトランジスタ１０ｃのゲート酸化膜ｏを形成する。その後、ＰチャネルＭＯＳトランジスタ１０ｐとＮチャネルＭＯＳトランジスタ１０ｎの閾値電圧を精度良く設定するために、閾値電圧調整用イオン注入を行う。
【００３８】
図２（ａ）は、ＰチャネルＭＯＳトランジスタ１０ｐとＮチャネルＭＯＳトランジスタ１０ｎのいずれか一方の閾値電圧調整イオン注入工程を示した断面図である。
【００３９】
図２（ａ）の閾値電圧調整イオン注入工程においては、図７（ｂ）の閾値電圧調整イオン注入工程と異なり、ダイオード１１ｄ上にレジストマスクを形成していない。図２（ａ）のダイオード１１ｄでは、半導体基板１の表面におけるｐ型不純物拡散領域４とｎ型不純物拡散領域５の界面がＬＯＣＯＳ２２の下に配置され、ＰＮ接合部１１ｐｎがＬＯＣＯＳ２２の下に形成されている。これによって、レジストマスクを形成せずにイオン注入しても、図７（ｂ）の点線Ｖｔで示したようにＰＮ接合部１１ｐｎにはイオン注入されず、ＰＮ接合部１１ｐｎの不純物濃度が初期設定値からずれることはない。従って、このように、図１（ａ）の半導体装置１０１では、図２（ａ）の閾値電圧調整イオン注入工程前のレジストマスク形成工程を省くことができ、安価な半導体装置とすることができる。尚、言うまでもなく、ＭＯＳトランジスタは閾値電圧が精度良く設定され、最初に形成したダイオード１１ｄの接合耐圧およびＥＳＤ耐量は、ダイオード１１ｄの形成段階で設定した所望の接合耐圧およびＥＳＤ耐量が確保される。
【００４０】
図２（ａ）の閾値電圧調整イオン注入工程が終了した後、図１（ａ）のＣＭＯＳトランジスタ１０ｃのゲート電極ｇを形成する。ゲート電極ｇは、ポリシリコン膜を成膜し、リン（Ｐ）等をドープして不純物濃度を調整した後、ホト工程によりパターニングして形成する。
【００４１】
次に、酸化膜を形成した後、図１（ａ）に示すＣＭＯＳトランジスタ１０ｃの耐圧向上のために、斜めイオン注入により電界緩和層８，９を形成する。
【００４２】
電界緩和層は、ＭＯＳトランジスタのチャネル領域の両側で、ソース領域およびドレイン領域に隣接し、ソース領域およびドレイン領域より不純物濃度が低く形成される。
【００４３】
図２（ｂ）は、ＰチャネルＭＯＳトランジスタ１０ｐとＮチャネルＭＯＳトランジスタ１０ｎのいずれか一方の電界緩和層形成イオン注入工程を示した断面図である。
【００４４】
図２（ｂ）に示すように、この電界緩和層形成イオン注入工程においても、ダイオード１１ｄ上にレジストマスクを形成していない。図２（ａ）の閾値電圧調整イオン注入工程と同様に、ＰＮ接合部１１ｐｎがＬＯＣＯＳ２２の下に形成されていることから、レジストマスクを形成せずにイオン注入しても、ＰＮ接合部１１ｐｎにはイオン注入されない。従って、図１（ａ）の半導体装置１０１では、図２（ｂ）の電界緩和層形成イオン注入工程前のレジストマスク形成工程を省くことができ、安価に製造できる半導体装置とすることができる。尚、言うまでもなく、ＭＯＳトランジスタは高耐圧となり、最初に形成したダイオード１１ｄの接合耐圧およびＥＳＤ耐量は、ダイオード１１ｄの形成段階で設定した所望の接合耐圧およびＥＳＤ耐量が確保される。
【００４５】
図２（ｂ）の電界緩和層形成イオン注入工程が終了した後、図１（ａ）に示すＰチャネルＭＯＳトランジスタ１０ｐのソース・ドレイン領域６ｓ，６ｄとＮチャネルＭＯＳトランジスタ１０ｎのソース・ドレイン領域領域７ｓ，７ｄを形成する。これらの各領域６ｓ，６ｄ，７ｓ，７ｄは、ホト工程によるレジストマスク形成とイオン注入工程を繰り返し、熱処理工程を経て形成する。尚、ＰチャネルＭＯＳトランジスタ１０ｐのソース・ドレイン領域６ｓ，６ｄを形成するイオン注入工程において、ｐ型高濃度不純物拡散領域６ｐが同時に形成される。また、ＮチャネルＭＯＳトランジスタ１０ｎのソース・ドレイン領域７ｓ，７ｄを形成するイオン注入工程において、ｎ型高濃度不純物拡散領域７ｎが同時に形成される。
【００４６】
最後に、ＢＰＳＧ等からなる図１（ａ）に示す層間絶縁膜８０を形成し、ホト工程のパターニング及びエッチング工程にてコンタクトホールを形成した後、Ａｌ配線（図示省略）とパッシベーション膜（図示省略）を形成して、図１（ａ）の半導体装置１０１が完成する。
【００４７】
以上説明したように、図１（ａ）に示す半導体装置１０１は、同じ半導体基板１にダイオード１１ｄとＭＯＳトランジスタ１０ｐ，１０ｎが形成され、ダイオード１１ｄの接合耐圧およびＥＳＤ耐量が確保でき、安価な半導体装置とすることができる。また、図１（ｂ），（ｃ）および図２（ａ），（ｂ）で説明した製造方法により、図１（ａ）に示す半導体装置１０１を、安価に製造することができる。
【００４８】
図３は、図１（ａ）の半導体装置１０１と同様の半導体装置であって、ダイオードとＭＯＳトランジスタの構成要素を増やした半導体装置１０２の断面図である。尚、図３の半導体装置１０２において、図１（ａ）の半導体装置１０１と同様の部分については同じ符号をつけ、その説明は省略する。
【００４９】
図３に示す半導体装置１０２も、ダイオード１３ｄとＣＭＯＳトランジスタ１２ｃを、同じ半導体基板１に形成している。図３では、２個のＮチャネルＭＯＳトランジスタ１２ｎとＰチャネルＭＯＳトランジスタ１２ｐの組が描かれているが、実際の半導体装置においてはこれらが多数組み形成される。また、図３のダイオード１３ｄでは、ｐ型不純物拡散領域４とｎ型不純物拡散領域５が２個ずつ繰り返し配置されて描かれているが、実際の半導体装置においては、これらが多数に渡って繰り返し配置される。尚、図３のダイオード１３ｄにおいても、図１（ａ）のダイオード１１ｄと同様、半導体基板１の表面におけるｐ型不純物拡散領域４とｎ型不純物拡散領域５の界面がＬＯＣＯＳ２２の下に配置され、ＰＮ接合部１３ｐｎが、ＬＯＣＯＳ２２の下に配置されている。
【００５０】
図４（ａ）は、図３の半導体装置１０２における、ＰチャネルＭＯＳトランジスタ１２ｐのための閾値電圧調整イオン注入工程を示した断面図である。また、図４（ｂ）は、図３の半導体装置１０２における、ＮチャネルＭＯＳトランジスタ１２ｎのための閾値電圧調整イオン注入工程を示した断面図である。
【００５１】
図４（ａ）の閾値電圧調整イオン注入工程においては、ダイオード１３ｄ上にレジストマスクを形成していない。図２（ａ）で説明したように、図３のダイオード１３ｄにおいても、半導体基板１の表面におけるｐ型不純物拡散領域４とｎ型不純物拡散領域５の界面がＬＯＣＯＳ２２の下に配置され、ＰＮ接合部１３ｐｎがＬＯＣＯＳ２２の下に形成されている。これによって、レジストマスクを形成せずにイオン注入しても、ＰＮ接合部１３ｐｎにはイオン注入されず、ＰＮ接合部１３ｐｎの不純物濃度が初期設定値からずれることはない。このように、図３の半導体装置１０２でも、図４（ａ）の閾値電圧調整イオン注入工程前のレジストマスク形成工程を省くことができ、安価な半導体装置とすることができる。また、言うまでもなく、最初に形成したダイオード１３ｄの接合耐圧およびＥＳＤ耐量は、ダイオード１３ｄの形成段階で設定した所望の接合耐圧およびＥＳＤ耐量が確保される。尚、図４（ｂ）の閾値電圧調整イオン注入工程では、レジストマスク９１を形成して、ＮチャネルＭＯＳトランジスタ１２ｎの形成領域のみにイオン注入している。
【００５２】
図５（ａ）は、図３の半導体装置１０２における、ＰチャネルＭＯＳトランジスタ１２ｐの電界緩和層８を形成するためのイオン注入工程を示した断面図である。また、図５（ｂ）は、図３の半導体装置１０２における、ＮチャネルＭＯＳトランジスタ１２ｎの電界緩和層９を形成するためのイオン注入工程を示した断面図である。
【００５３】
図５（ａ）のイオン注入工程においても、ダイオード１３ｄ上にレジストマスクを形成していない。図２（ｂ）で説明したように、ＰＮ接合部１３ｐｎがＬＯＣＯＳ２２の下に形成されていることから、レジストマスクを形成せずにイオン注入しても、ＰＮ接合部１３ｐｎにはイオン注入されない。従って、図３の半導体装置１０２では、電界緩和層８を形成するためのイオン注入工程前のレジストマスク形成工程を省くことができ、接合耐圧およびＥＳＤ耐量が確保でき、安価に製造できる半導体装置とすることができる。尚、図５（ｂ）の電界緩和層９を形成するためのイオン注入工程では、レジストマスク９２を形成して、ＮチャネルＭＯＳトランジスタ１２ｎの電界緩和層９のみを形成している。
【００５４】
以上説明したように、図３の半導体装置１０２も、同じ半導体基板１にダイオード１３ｄとＭＯＳトランジスタ１２ｐ，１２ｎが形成され、ダイオード１３ｄの接合耐圧およびＥＳＤ耐量が確保でき、安価な半導体装置とすることができる。
【００５５】
図６（ａ）と図６（ｂ）は、本発明に関する別の半導体装置の例である。図１（ａ）と図３の半導体装置１０１，１０２では、半導体基板１の表面におけるｐ型不純物拡散領域４とｎ型不純物拡散領域５の界面がＬＯＣＯＳ２２の下に配置されていた。これによって、ＰＮ接合部１１ｐｎ，１３ｐｎがＬＯＣＯＳ２２の下に配置され、接合耐圧およびＥＳＤ耐量が確保でき、安価な半導体装置とすることができた。
【００５６】
一方、図６（ａ）の半導体装置１０３では、ダイオード１４ｄにおいて、ｐ型不純物拡散領域４が形成されず、半導体基板１の表面におけるｎ型不純物拡散領域５とｐ−型ウェル２の界面がＬＯＣＯＳ２２の下に配置されている。図６（ａ）のダイオード１４ｄでは、ｎ型不純物拡散領域５とｐ−型ウェル２でＰＮ接合部１４ｐｎが形成され、この場合もＰＮ接合部１４ｐｎがＬＯＣＯＳの下に配置されている。従って、図６（ａ）の半導体装置１０３についても、ダイオード１４ｄの接合耐圧およびＥＳＤ耐量が確保でき、また安価に製造することができる半導体装置となっている。
【００５７】
図６（ｂ）の半導体装置１０４では、ｐ−型ウェル２とｎ−型ウェル３の配置が図６（ａ）の半導体装置１０３と逆転しており、ダイオード１６ｄがｎ−型ウェル３内に形成されている。図６（ｂ）のダイオード１６ｄでは、ｎ型不純物拡散領域５が形成されず、半導体基板１の表面におけるｐ型不純物拡散領域４とｎ−型ウェル３の界面がＬＯＣＯＳ２２の下に配置されている。また、ダイオード１６ｄでは、ｐ型不純物拡散領域４とｎ−型ウェル３でＰＮ接合部１６ｐｎが形成され、この場合もＰＮ接合部１６ｐｎがＬＯＣＯＳの下に配置されている。従って、図６（ｂ）の半導体装置１０４についても、ダイオード１６ｄの接合耐圧およびＥＳＤ耐量が確保でき、また安価に製造することができる半導体装置となっている。
【図面の簡単な説明】
【図１】（ａ）は、本発明の半導体装置を模式的に示した断面図であり、（ｂ）と（ｃ）は、（ａ）に示す半導体装置の製造途中における断面図である。
【図２】（ａ）は、図１（ａ）に示す半導体装置の製造途中におけるＭＯＳトランジスタの閾値電圧調整イオン注入工程を示す断面図であり、（ｂ）は、図１（ａ）に示す半導体装置の製造途中におけるＭＯＳトランジスタの電界緩和層形成イオン注入工程を示す断面図である。
【図３】本発明の別の半導体装置を模式的に示した断面図である。
【図４】（ａ）と（ｂ）は、図３に示す半導体装置の製造途中におけるＭＯＳトランジスタの閾値電圧調整イオン注入工程を示す断面図である。
【図５】（ａ）と（ｂ）は、図３に示す半導体装置の製造途中におけるＭＯＳトランジスタの電界緩和層形成イオン注入工程を示す断面図である。
【図６】（ａ）と（ｂ）は、本発明の別の半導体装置を模式的に示した断面図である。
【図７】（ａ）は、従来の半導体装置を模式的に示した断面図であり、（ｂ）は、（ａ）の半導体装置の製造途中におけるＭＯＳトランジスタの閾値電圧調整イオン注入工程を示す断面図である。
【符号の説明】
１ 半導体基板
１００〜１０４ 半導体装置
１０ｄ，１１ｄ，１３ｄ，１４ｄ，１６ｄ ダイオード
１０ｃ，１２ｃ ＣＭＯＳトランジスタ
１０ｐ，１２ｐ ＰチャネルＭＯＳトランジスタ
１０ｎ，１２ｎ ＮチャネルＭＯＳトランジスタ
２ ｐ−型ウェル
３ ｎ−型ウェル
４ ｐ型不純物拡散領域
５ ｎ型不純物拡散領域
１０ｐｎ，１１ｐｎ，１３ｐｎ，１４ｐｎ，１６ｐｎ ＰＮ接合部
２０〜２２ ＬＯＣＯＳ
Claims (8)
- 同じ半導体基板に、ダイオードとＭＯＳトランジスタが形成されてなる半導体装置の製造方法であって、
第１導電型不純物拡散領域と第２導電型不純物拡散領域の界面でＰＮ接合部が形成されるように、前記半導体基板の表層部において、第１導電型不純物拡散領域と第２導電型不純物拡散領域を隣接して形成するダイオード形成工程と、
前記半導体基板の表面における前記第１導電型不純物拡散領域と第２導電型不純物拡散領域の界面が下に配置されるように、前記半導体基板上にＬＯＣＯＳを形成するＬＯＣＯＳ形成工程と、
前記ダイオード形成工程およびＬＯＣＯＳ形成工程後において、レジストマスクを形成することなく、前記半導体基板におけるダイオードとＭＯＳトランジスタの形成領域の全面に不純物をイオン注入して、前記ＭＯＳトランジスタの閾値電圧を調整する、閾値電圧調整イオン注入工程とを有することを特徴とする半導体装置の製造方法。 - 前記ＭＯＳトランジスタが、チャネル領域の両側で、それぞれソース領域およびドレイン領域に隣接し、ソース領域およびドレイン領域より不純物濃度が低い電界緩和層を有するＭＯＳトランジスタであって、
前記閾値電圧調整イオン注入工程後において、レジストマスクを形成することなく、前記半導体基板におけるダイオードとＭＯＳトランジスタの形成領域の全面に不純物をイオン注入して、前記ＭＯＳトランジスタの電界緩和層を形成する、電界緩和層形成イオン注入工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記ＭＯＳトランジスタが、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタからなるＣＭＯＳトランジスタであり、
前記閾値電圧調整イオン注入工程が、前記ＮチャネルＭＯＳトランジスタまたはＰチャネルＭＯＳトランジスタの閾値電圧を調整する工程であることを特徴とする請求項１または２に記載の半導体装置の製造方法。 - 同じ半導体基板に、ダイオードとＭＯＳトランジスタが形成されてなる半導体装置の製造方法であって、
第１導電型不純物拡散領域と第２導電型不純物拡散領域の界面でＰＮ接合部が形成されるように、前記半導体基板の表層部において、第１導電型不純物拡散領域と第２導電型不純物拡散領域を隣接して形成するダイオード形成工程と、
前記半導体基板の表面における前記第１導電型不純物拡散領域と第２導電型不純物拡散領域の界面が下に配置されるように、前記半導体基板上にＬＯＣＯＳを形成するＬＯＣＯＳ形成工程と、
前記ＭＯＳトランジスタが、チャネル領域の両側で、それぞれソース領域およびドレイン領域に隣接し、ソース領域およびドレイン領域より不純物濃度が低い電界緩和層を有するＭＯＳトランジスタであって、
前記ダイオード形成工程およびＬＯＣＯＳ形成工程後において、レジストマスクを形成することなく、前記半導体基板におけるダイオードとＭＯＳトランジスタの形成領域の全面に不純物をイオン注入して、前記ＭＯＳトランジスタの電界緩和層を形成する、電界緩和層形成イオン注入工程を有することを特徴とする半導体装置の製造方法。 - 前記ＭＯＳトランジスタが、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタからなるＣＭＯＳトランジスタであり、
前記電界緩和層形成イオン注入工程が、前記ＮチャネルＭＯＳトランジスタまたはＰチャネルＭＯＳトランジスタの電界緩和層を形成する工程であることを特徴とする請求項４に記載の半導体装置の製造方法。 - 前記ダイオード形成工程後において、前記ＬＯＣＯＳ形成工程を実施することを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
- 前記ＬＯＣＯＳ形成工程後において、高エネルギーイオン注入により、前記ダイオード形成工程を実施することを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
- 前記第１導電型不純物拡散領域と第２導電型不純物拡散領域のいずれか一方の領域内に、他方の領域が形成されてなることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003089037A JP3788439B2 (ja) | 2003-03-27 | 2003-03-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003089037A JP3788439B2 (ja) | 2003-03-27 | 2003-03-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004296914A JP2004296914A (ja) | 2004-10-21 |
| JP3788439B2 true JP3788439B2 (ja) | 2006-06-21 |
Family
ID=33403012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003089037A Expired - Fee Related JP3788439B2 (ja) | 2003-03-27 | 2003-03-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3788439B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100752484B1 (ko) | 2005-09-27 | 2007-08-27 | 산요덴키가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| JP5296450B2 (ja) | 2008-08-13 | 2013-09-25 | セイコーインスツル株式会社 | 半導体装置 |
| JP5925445B2 (ja) * | 2011-08-19 | 2016-05-25 | エスアイアイ・セミコンダクタ株式会社 | 半導体装置 |
-
2003
- 2003-03-27 JP JP2003089037A patent/JP3788439B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004296914A (ja) | 2004-10-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100392901B1 (ko) | 비대칭약간도프된드레인(lcd)mos소자의제조방법 | |
| JP4783050B2 (ja) | 半導体装置及びその製造方法 | |
| KR20050012678A (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2010062564A (ja) | ポリエミッタ型バイポーラトランジスタ、ｂｃｄ素子、ポリエミッタ型バイポーラトランジスタの製造方法及びｂｃｄ素子の製造方法 | |
| KR100279390B1 (ko) | Bicmos 반도체소자의 제조방법 | |
| KR100213201B1 (ko) | 씨모스 트랜지스터 및 그 제조방법 | |
| US5614432A (en) | Method for manufacturing LDD type MIS device | |
| US6307224B1 (en) | Double diffused mosfet | |
| KR19990007501A (ko) | 반도체 집적 회로 및 그 제조 방법 | |
| JP2001308321A (ja) | 半導体装置とその製造方法 | |
| JP2007027622A (ja) | 半導体装置およびその製造方法 | |
| JP4804666B2 (ja) | 半導体装置の製造方法 | |
| JP4477197B2 (ja) | 半導体装置の製造方法 | |
| JP2745228B2 (ja) | 半導体装置およびその製造方法 | |
| JP3788439B2 (ja) | 半導体装置の製造方法 | |
| JP2004031805A (ja) | 半導体装置及びその製造方法 | |
| JP4765014B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| JP4141095B2 (ja) | 半導体装置とその製造方法 | |
| KR100840659B1 (ko) | 디이모스 소자의 제조 방법 | |
| JPH07321212A (ja) | チャネルストップ拡散層の形成方法 | |
| JP2743828B2 (ja) | 半導体装置及びその製造方法 | |
| JP4674940B2 (ja) | 半導体装置の製造方法 | |
| KR930008022B1 (ko) | 반도체장치 | |
| JPH07254645A (ja) | 半導体装置の製造方法 | |
| JP2001068560A (ja) | 半導体装置の製造方法及び半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051018 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051207 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060307 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060320 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090407 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100407 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100407 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110407 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120407 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120407 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130407 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130407 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140407 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |