JPH07321212A - チャネルストップ拡散層の形成方法 - Google Patents
チャネルストップ拡散層の形成方法Info
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- JPH07321212A JPH07321212A JP6135162A JP13516294A JPH07321212A JP H07321212 A JPH07321212 A JP H07321212A JP 6135162 A JP6135162 A JP 6135162A JP 13516294 A JP13516294 A JP 13516294A JP H07321212 A JPH07321212 A JP H07321212A
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
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- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
Abstract
(57)【要約】
【目的】 低耐圧素子と高耐圧素子とを同一基板上に形
成すしてなる半導体装置半導体装置の製造工程数を削減
する。 【構成】 高耐圧素子と低耐圧素子とを同一の半導体基
板１０に形成する際に、低耐圧部１２の半導体基板１０
中にｐ型の不純物１を注入する工程で、先ず低耐圧部１
２の上方と高耐圧部１１の素子分離領域１３上方とに開
口部１５ａ，１５ｂを有するマスクパターン１５を半導
体基板１０上に形成する。次いでマスクパターン１５上
から半導体基板１０中にｐ型の不純物１を注入する。そ
の後、半導体基板１０を熱処理して、ｐ型の不純物１を
半導体基板１０中で拡散させる。これによって、高耐圧
部１１に形成されている素子分離領域１３の下方に、ｐ
型不純物層からなるチャネルストップ拡散層１７が形成
される。
成すしてなる半導体装置半導体装置の製造工程数を削減
する。 【構成】 高耐圧素子と低耐圧素子とを同一の半導体基
板１０に形成する際に、低耐圧部１２の半導体基板１０
中にｐ型の不純物１を注入する工程で、先ず低耐圧部１
２の上方と高耐圧部１１の素子分離領域１３上方とに開
口部１５ａ，１５ｂを有するマスクパターン１５を半導
体基板１０上に形成する。次いでマスクパターン１５上
から半導体基板１０中にｐ型の不純物１を注入する。そ
の後、半導体基板１０を熱処理して、ｐ型の不純物１を
半導体基板１０中で拡散させる。これによって、高耐圧
部１１に形成されている素子分離領域１３の下方に、ｐ
型不純物層からなるチャネルストップ拡散層１７が形成
される。
Description
【０００１】
【産業上の利用分野】本発明は、チャネルストップ拡散
層の形成方法に関し、特には半導体装置の製造工程にお
いて素子分離領域に形成されるチャネルストップ拡散層
の形成方法に関する。
層の形成方法に関し、特には半導体装置の製造工程にお
いて素子分離領域に形成されるチャネルストップ拡散層
の形成方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化に伴い、素子構造
の微細化が進行している。一方、微細化した半導体素子
とそれを動作させるシステムとを１つのチップに作り込
む、システムのオンチップ化が進んでいる。この様にシ
ステムをオンチップ化させた半導体装置では、微細化を
達成するために耐圧を低下させた低耐圧素子と高電圧に
耐え得る高耐圧素子とが同一の半導体基板に形成され
る。上記のような半導体装置では、例えば、素子分離膜
によって低耐圧素子間の素子分離が行われ、上記素子分
離膜とこの下部に形成されるチャネルストップ拡散層と
によって高耐圧素子間の素子分離が行われる。
の微細化が進行している。一方、微細化した半導体素子
とそれを動作させるシステムとを１つのチップに作り込
む、システムのオンチップ化が進んでいる。この様にシ
ステムをオンチップ化させた半導体装置では、微細化を
達成するために耐圧を低下させた低耐圧素子と高電圧に
耐え得る高耐圧素子とが同一の半導体基板に形成され
る。上記のような半導体装置では、例えば、素子分離膜
によって低耐圧素子間の素子分離が行われ、上記素子分
離膜とこの下部に形成されるチャネルストップ拡散層と
によって高耐圧素子間の素子分離が行われる。
【０００３】上記チャネルストップ拡散層は、以下のよ
うにして形成する。先ず、上記素子分離膜が形成された
半導体基板上に、レジストからなるマスクパターンを形
成する。このマスクパターンは、チャネルストップ拡散
層を形成するためのマスクパターンであり、高耐圧部の
素子分離膜の上方にのみ開口部が設けられている。次
に、このマスクパターンの上方から半導体基板中に不純
物を注入する。その後、半導体基板を熱処理して上記不
純物を当該半導体基板中に拡散させ、高耐圧部の素子分
離膜下方の半導体基板にチャネルストップ拡散層を形成
する。上記チャネルストップ拡散層の形成は、半導体基
板の表層に素子分離膜を形成する前に行っても良い。
うにして形成する。先ず、上記素子分離膜が形成された
半導体基板上に、レジストからなるマスクパターンを形
成する。このマスクパターンは、チャネルストップ拡散
層を形成するためのマスクパターンであり、高耐圧部の
素子分離膜の上方にのみ開口部が設けられている。次
に、このマスクパターンの上方から半導体基板中に不純
物を注入する。その後、半導体基板を熱処理して上記不
純物を当該半導体基板中に拡散させ、高耐圧部の素子分
離膜下方の半導体基板にチャネルストップ拡散層を形成
する。上記チャネルストップ拡散層の形成は、半導体基
板の表層に素子分離膜を形成する前に行っても良い。
【０００４】
【発明が解決しようとする課題】しかし、上記のチャネ
ルストップ拡散層の形成方法には、以下のような課題が
あった。すなわち、半導体基板にチャネルストップ用の
不純物を注入する際には、それ専用のマスクパターンを
半導体基板上に形成し、このマスクパターン上方から不
純物を注入している。このため、チャネルストップ拡散
層を形成するためには、上記マスクパターンの形成工程
と半導体基板中への不純物の注入工程と上記マスクパタ
ーンの除去工程とを、他の工程とは別に行う必要があ
る。これは、上記半導体装置を形成する上で、作業工程
数を増加させる要因の一つになっている。
ルストップ拡散層の形成方法には、以下のような課題が
あった。すなわち、半導体基板にチャネルストップ用の
不純物を注入する際には、それ専用のマスクパターンを
半導体基板上に形成し、このマスクパターン上方から不
純物を注入している。このため、チャネルストップ拡散
層を形成するためには、上記マスクパターンの形成工程
と半導体基板中への不純物の注入工程と上記マスクパタ
ーンの除去工程とを、他の工程とは別に行う必要があ
る。これは、上記半導体装置を形成する上で、作業工程
数を増加させる要因の一つになっている。
【０００５】そこで本発明は、上記の課題を解決するチ
ャネルストッップ拡散層の形成方法を提供することを目
的とする。
ャネルストッップ拡散層の形成方法を提供することを目
的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
の本発明は、高耐圧素子と低耐圧素子とを同一の半導体
基板に形成する際に、上記高耐圧素子間にチャネルスト
ップ拡散層を形成する方法であり、以下のように行う。
高耐圧部のチャネルストップ拡散層を形成する不純物と
同様の第１導電型の不純物を低耐圧部の半導体基板中に
注入する工程で、先ず当該低耐圧部の上方と上記高耐圧
部の素子分離領域上方とに開口部を有するマスクパター
ンを当該半導体基板上に形成する。次いで当該マスクパ
ターン上から上記半導体基板中に前記第１導電型の不純
物を注入する。その後、上記第１導電型の不純物を半導
体基板中で拡散させる。上記マスクパターンに形成する
素子分離領域上方の開口部は、その開口幅を当該素子分
離領域の素子分離幅よりも狭く形成し、かつその両端を
当該素子分離領域の両端の内側に配置しても良い。
の本発明は、高耐圧素子と低耐圧素子とを同一の半導体
基板に形成する際に、上記高耐圧素子間にチャネルスト
ップ拡散層を形成する方法であり、以下のように行う。
高耐圧部のチャネルストップ拡散層を形成する不純物と
同様の第１導電型の不純物を低耐圧部の半導体基板中に
注入する工程で、先ず当該低耐圧部の上方と上記高耐圧
部の素子分離領域上方とに開口部を有するマスクパター
ンを当該半導体基板上に形成する。次いで当該マスクパ
ターン上から上記半導体基板中に前記第１導電型の不純
物を注入する。その後、上記第１導電型の不純物を半導
体基板中で拡散させる。上記マスクパターンに形成する
素子分離領域上方の開口部は、その開口幅を当該素子分
離領域の素子分離幅よりも狭く形成し、かつその両端を
当該素子分離領域の両端の内側に配置しても良い。
【０００７】
【作用】上記チャネルストップ拡散層の形成方法では、
上記低耐圧部に第１導電型の不純物を導入する際に用い
るマスクパターンに高耐圧部の素子分離領域上を開口す
る開口部が設けられている。そして、このマスクパター
ンの上方から第１導電型の不純物が注入される。このた
め、低耐圧部の半導体基板中に第１導電型の不純物層を
形成する工程では、それと同時に高耐圧素子間を分離す
るためのチャネルストップ拡散層が形成される。
上記低耐圧部に第１導電型の不純物を導入する際に用い
るマスクパターンに高耐圧部の素子分離領域上を開口す
る開口部が設けられている。そして、このマスクパター
ンの上方から第１導電型の不純物が注入される。このた
め、低耐圧部の半導体基板中に第１導電型の不純物層を
形成する工程では、それと同時に高耐圧素子間を分離す
るためのチャネルストップ拡散層が形成される。
【０００８】
【実施例】本発明のチャネルストップ拡散層の形成方法
の実施例を、図面に基づいて説明する。ここで、チャネ
ルトプ拡散層は、図３に示す構成の半導体装置３に形成
されることとする。半導体基板１０には、高耐圧部１１
と低耐圧部１２とが形成される。高耐圧部１１には、高
電圧に耐え得る高耐圧素子３１が複数配置される。一
方、低耐圧部１２には上記高耐圧素子３１と比較して耐
圧の低い低耐圧素子３２が複数配置される。上記高耐圧
素子３１及び低耐圧素子３２は、例えば、半導体基板１
０の上層に第１導電型の不純物層１６，１８を形成し、
この不純物層１６，１８の中に第２導電型の不純物層３
１ａ，３２ａからなるソースとドレインとを形成してな
るトランジスタである。ここでは、例えば、高耐圧素子
３１及び低耐圧素子３２をｎチャンネルトランジスタと
し、第１導電型をｐ型，第２導電型をｎ型とする。ま
た、高耐圧部１１及び低耐圧部１２の半導体基板１０の
表面層には、各素子３１，３２を分離する素子分離領域
１３が形成されている。上記構成の半導体装置１０を形
成する際に、高耐圧部１１の素子分離領域１３の下方
に、上記高耐圧素子３１間を分離するチャネルストップ
拡散層１７を形成するには、以下のように行う。
の実施例を、図面に基づいて説明する。ここで、チャネ
ルトプ拡散層は、図３に示す構成の半導体装置３に形成
されることとする。半導体基板１０には、高耐圧部１１
と低耐圧部１２とが形成される。高耐圧部１１には、高
電圧に耐え得る高耐圧素子３１が複数配置される。一
方、低耐圧部１２には上記高耐圧素子３１と比較して耐
圧の低い低耐圧素子３２が複数配置される。上記高耐圧
素子３１及び低耐圧素子３２は、例えば、半導体基板１
０の上層に第１導電型の不純物層１６，１８を形成し、
この不純物層１６，１８の中に第２導電型の不純物層３
１ａ，３２ａからなるソースとドレインとを形成してな
るトランジスタである。ここでは、例えば、高耐圧素子
３１及び低耐圧素子３２をｎチャンネルトランジスタと
し、第１導電型をｐ型，第２導電型をｎ型とする。ま
た、高耐圧部１１及び低耐圧部１２の半導体基板１０の
表面層には、各素子３１，３２を分離する素子分離領域
１３が形成されている。上記構成の半導体装置１０を形
成する際に、高耐圧部１１の素子分離領域１３の下方
に、上記高耐圧素子３１間を分離するチャネルストップ
拡散層１７を形成するには、以下のように行う。
【０００９】先ず、図１（１）に示すように、例えばシ
リコンからなる半導体基板１０の表面側に、膜厚４００
〜５００ｎｍ程度の酸化膜からなる素子分離領域１３を
形成する。この素子分離領域１３は、例えば、ＬＯＣＯ
Ｓ法によって半導体基板１０の表面を部分的に酸化させ
た酸化シリコン膜からなるものである。
リコンからなる半導体基板１０の表面側に、膜厚４００
〜５００ｎｍ程度の酸化膜からなる素子分離領域１３を
形成する。この素子分離領域１３は、例えば、ＬＯＣＯ
Ｓ法によって半導体基板１０の表面を部分的に酸化させ
た酸化シリコン膜からなるものである。
【００１０】次に、低耐圧部１２の半導体基板１０中
に、第１導電型（以下、ｐ型と記す）の不純物１を注入
する工程を行う。ここでは、先ず、半導体基板１０の露
出面に、膜厚４０ｎｍ程度の犠牲酸化膜１４を成膜す
る。
に、第１導電型（以下、ｐ型と記す）の不純物１を注入
する工程を行う。ここでは、先ず、半導体基板１０の露
出面に、膜厚４０ｎｍ程度の犠牲酸化膜１４を成膜す
る。
【００１１】次いで、素子分離領域１３及び犠牲酸化膜
１４上にレジストを塗布し、このレジストをパターニン
グしてなるマスクパターン１５を形成する。このマスク
パターン１５は、低耐圧部１２全体の上方と高耐圧部１
１に形成されている各素子分離領域１３の上方とに開口
部１５ａ，１５ｂとを有するものである。
１４上にレジストを塗布し、このレジストをパターニン
グしてなるマスクパターン１５を形成する。このマスク
パターン１５は、低耐圧部１２全体の上方と高耐圧部１
１に形成されている各素子分離領域１３の上方とに開口
部１５ａ，１５ｂとを有するものである。
【００１２】ここで、高耐圧部１１の素子分離領域１３
上に形成される開口部１５ｂの開口幅ｗは、この素子分
離領域１３の素子分離幅Ｗよりも狭く設定する。そし
て、素子分離領域１３の端部上方がマスクパターン１５
のレジストでで覆われるように、開口部１５ｂの両端が
素子分離領域１３の両端の内側に位置する状態で当該開
口部１５ｂを配置する。ここでは、例えば、開口部１５
ｂと素子分離領域１３との中心がほぼ一致するように、
高耐圧部１１の素子分離領域１３上に開口部１５ｂを配
置する。そして、素子分離幅ＷがＷ＝８μｍ程度である
場合、開口幅ｗをｗ＝５μｍ程度に設定し、素子分離領
域１３の両端が１．５μｍ程度の幅でレジストに覆われ
るようにする。
上に形成される開口部１５ｂの開口幅ｗは、この素子分
離領域１３の素子分離幅Ｗよりも狭く設定する。そし
て、素子分離領域１３の端部上方がマスクパターン１５
のレジストでで覆われるように、開口部１５ｂの両端が
素子分離領域１３の両端の内側に位置する状態で当該開
口部１５ｂを配置する。ここでは、例えば、開口部１５
ｂと素子分離領域１３との中心がほぼ一致するように、
高耐圧部１１の素子分離領域１３上に開口部１５ｂを配
置する。そして、素子分離幅ＷがＷ＝８μｍ程度である
場合、開口幅ｗをｗ＝５μｍ程度に設定し、素子分離領
域１３の両端が１．５μｍ程度の幅でレジストに覆われ
るようにする。
【００１３】次に、このマスクパターン１５上から、例
えば上記ｐ型の不純物１としてホウ素イオンを注入す
る。ここでは、例えば、次のように段階的にＰ型の不純
物１を注入する。先ず、第１段階では、上記ｐ型の拡散
層（１６）中にｐウェルを形成するために、注入エネル
ギーを３００〜５００ｋｅＶ程度に設定し、ドーズ量
１．０Ｅ１３／ｃｍ2 程度までＰ型の不純物１を注入す
る。次に、第２段階では、上記ｐ型の拡散層（１６）中
にパンチスルー防止層を形成するために、注入エネルギ
ーを１００〜１５０ｋｅＶ程度に設定し、ドーズ量１．
０Ｅ１２〜１３／ｃｍ2 程度までＰ型の不純物１を注入
する。さらに、第３段階では、上記ｐ型の拡散層（１
６）の上層をしきい電圧調整層にするために、注入エネ
ルギーを２０ｋｅＶ程度に設定し、ドーズ量１．０Ｅ１
１〜１２／ｃｍ2 程度までＰ型の不純物１を注入する。
上記第１及び第２段階での注入エネルギーは、ｐ型の不
純物１が素子分離領域１３を突き抜けて半導体基板１０
中にまで達する値にする。
えば上記ｐ型の不純物１としてホウ素イオンを注入す
る。ここでは、例えば、次のように段階的にＰ型の不純
物１を注入する。先ず、第１段階では、上記ｐ型の拡散
層（１６）中にｐウェルを形成するために、注入エネル
ギーを３００〜５００ｋｅＶ程度に設定し、ドーズ量
１．０Ｅ１３／ｃｍ2 程度までＰ型の不純物１を注入す
る。次に、第２段階では、上記ｐ型の拡散層（１６）中
にパンチスルー防止層を形成するために、注入エネルギ
ーを１００〜１５０ｋｅＶ程度に設定し、ドーズ量１．
０Ｅ１２〜１３／ｃｍ2 程度までＰ型の不純物１を注入
する。さらに、第３段階では、上記ｐ型の拡散層（１
６）の上層をしきい電圧調整層にするために、注入エネ
ルギーを２０ｋｅＶ程度に設定し、ドーズ量１．０Ｅ１
１〜１２／ｃｍ2 程度までＰ型の不純物１を注入する。
上記第１及び第２段階での注入エネルギーは、ｐ型の不
純物１が素子分離領域１３を突き抜けて半導体基板１０
中にまで達する値にする。
【００１４】上記のようにして、半導体基板１０中にｐ
型の不純物１を注入した後、図１（２）に示すように、
マスクパターン（１５）を除去する。
型の不純物１を注入した後、図１（２）に示すように、
マスクパターン（１５）を除去する。
【００１５】次いで、半導体基板１０の熱処理を行い、
上記工程で注入したｐ型の不純物（１）を半導体基板１
０中で拡散させる。これによって、低耐圧部１２の半導
体基板１０中に、ｐ型の不純物層１６を形成する。ま
た、高耐圧部１１の素子分離領域１３下方の半導体基板
１０中に、ｐ型の不純物（１）を拡散させてなるチャネ
ルストップ拡散層１７を形成する。
上記工程で注入したｐ型の不純物（１）を半導体基板１
０中で拡散させる。これによって、低耐圧部１２の半導
体基板１０中に、ｐ型の不純物層１６を形成する。ま
た、高耐圧部１１の素子分離領域１３下方の半導体基板
１０中に、ｐ型の不純物（１）を拡散させてなるチャネ
ルストップ拡散層１７を形成する。
【００１６】上記チャネルストップ拡散層の形成方法で
は、低耐圧部１２にｐ型の不純物を注入する工程で用い
るマスクパターン１５に、高耐圧部１１の素子分離領域
１３上を露出させる開口部１５ｂを設けている。そし
て、このマスクパターン１５の上方からｐ型の不純物１
が注入される。このため、高耐圧部１１のチャネルスト
ップ拡散層１７は、低耐圧部１２の半導体基板１０中に
ｐ型の不純物層を形成する工程で同時に形成される。
は、低耐圧部１２にｐ型の不純物を注入する工程で用い
るマスクパターン１５に、高耐圧部１１の素子分離領域
１３上を露出させる開口部１５ｂを設けている。そし
て、このマスクパターン１５の上方からｐ型の不純物１
が注入される。このため、高耐圧部１１のチャネルスト
ップ拡散層１７は、低耐圧部１２の半導体基板１０中に
ｐ型の不純物層を形成する工程で同時に形成される。
【００１７】また、上記開口部１５ｂは、開口幅ｗと配
置位置が上記のように設定されているので、素子分離領
域１３の端部の下方にはチャネルストップ拡散層１７が
形成されない。このため、素子分離領域１３で分離した
領域に配置される高耐圧素子（３１）と、このチャネル
ストップ拡散層１７との間には、間隔が設けられる。
置位置が上記のように設定されているので、素子分離領
域１３の端部の下方にはチャネルストップ拡散層１７が
形成されない。このため、素子分離領域１３で分離した
領域に配置される高耐圧素子（３１）と、このチャネル
ストップ拡散層１７との間には、間隔が設けられる。
【００１８】そして、上記図３で示した半導体装置３を
形成する場合には、例えば、上記図１（１）で説明した
不純物注入工程と、図１（２）で説明した熱拡散工程と
の間に、図２で示す工程を行う。ここでは、先ず半導体
基板１０上のマスクパターン（１５）を除去する。次い
で、素子分離領域１３及び犠牲酸化膜１４上にレジスト
を塗布し、このレジストをパターニングしてレジストか
らなるマスクパターン２１を形成する。このマスクパタ
ーン２１は、例えば、高耐圧部１１全体を露出させる開
口部２１ａを有するものである。
形成する場合には、例えば、上記図１（１）で説明した
不純物注入工程と、図１（２）で説明した熱拡散工程と
の間に、図２で示す工程を行う。ここでは、先ず半導体
基板１０上のマスクパターン（１５）を除去する。次い
で、素子分離領域１３及び犠牲酸化膜１４上にレジスト
を塗布し、このレジストをパターニングしてレジストか
らなるマスクパターン２１を形成する。このマスクパタ
ーン２１は、例えば、高耐圧部１１全体を露出させる開
口部２１ａを有するものである。
【００１９】次に、このマスクパターン２１上から、例
えば上記ｐ型の不純物２としてホウ素イオンを注入す
る。ホウ素イオンの注入は、例えば、上記工程と同様に
段階的に行う。
えば上記ｐ型の不純物２としてホウ素イオンを注入す
る。ホウ素イオンの注入は、例えば、上記工程と同様に
段階的に行う。
【００２０】その後、マスクパターン２１を除去する。
尚、上記図２で説明した工程は、上記図１（１）で示し
た工程の前に行っても良い。
尚、上記図２で説明した工程は、上記図１（１）で示し
た工程の前に行っても良い。
【００２１】以上のようにして、半導体基板１０中にｐ
型の不純物（１），２を注入した後、上記図１（２）で
示した熱処理工程を行う。これによって、図３に示した
ように、低耐圧部１２のｐ型不純物層１６，チャネルス
トップ拡散層１７と共に、高耐圧部１１の半導体基板１
０にｐ型の不純物層１８が形成される。
型の不純物（１），２を注入した後、上記図１（２）で
示した熱処理工程を行う。これによって、図３に示した
ように、低耐圧部１２のｐ型不純物層１６，チャネルス
トップ拡散層１７と共に、高耐圧部１１の半導体基板１
０にｐ型の不純物層１８が形成される。
【００２２】そして、上記各不純物層１６，１７，１８
を形成した後、高耐圧部１１と低耐圧部１２とに素子を
形成する工程を行う。ここでは、先ず、犠牲酸化膜（１
４）をエッチング除去して半導体基板１０の表面を露出
させる。次に、半導体基板１０の表面層に、ゲート酸化
膜３３を形成する。
を形成した後、高耐圧部１１と低耐圧部１２とに素子を
形成する工程を行う。ここでは、先ず、犠牲酸化膜（１
４）をエッチング除去して半導体基板１０の表面を露出
させる。次に、半導体基板１０の表面層に、ゲート酸化
膜３３を形成する。
【００２３】その後、ゲート酸化膜３３と素子分離領域
１３との上面に、例えばポリシリコンからなるゲート電
極形成層（図示せず）を成膜する。そして、このゲート
電極形成層をパターニングしてゲート電極３１ｂ，３２
ｂを形成する。次いで、高耐圧部１１と低耐圧部１２と
の半導体基板１０中に、ゲート電極３１ｂ，３２ｂの上
方から第２導電型（以下、ｎ型と記す）の不純物を注入
する。そして、この不純物を熱処理によって拡散させ、
半導体基板１０中にｎ型の不純物層３１ａ，３２ａから
なるソース・ドレインを形成する。これによって、高耐
圧素子３１と低耐圧素子３２とを同一の半導体基板１０
上に形成してなる半導体装置３が形成される。
１３との上面に、例えばポリシリコンからなるゲート電
極形成層（図示せず）を成膜する。そして、このゲート
電極形成層をパターニングしてゲート電極３１ｂ，３２
ｂを形成する。次いで、高耐圧部１１と低耐圧部１２と
の半導体基板１０中に、ゲート電極３１ｂ，３２ｂの上
方から第２導電型（以下、ｎ型と記す）の不純物を注入
する。そして、この不純物を熱処理によって拡散させ、
半導体基板１０中にｎ型の不純物層３１ａ，３２ａから
なるソース・ドレインを形成する。これによって、高耐
圧素子３１と低耐圧素子３２とを同一の半導体基板１０
上に形成してなる半導体装置３が形成される。
【００２４】上記の半導体装置３では、高耐圧素子３１
と高耐圧素子３１との間が素子分離領域１３とその下部
に形成されているチャネルストップ拡散層１７によって
分離される。一方、低耐圧素子３２と低耐圧素子３２と
の間は、素子分離領域１３によって分離される。また、
チャネルストップ拡散層１７と高耐圧素子３１との間に
は、間隔が設けられているため、高耐圧素子３１のｎ型
不純物層３１ａとチャネルストップ拡散層１７との間の
ブレイクダウンが防止される。
と高耐圧素子３１との間が素子分離領域１３とその下部
に形成されているチャネルストップ拡散層１７によって
分離される。一方、低耐圧素子３２と低耐圧素子３２と
の間は、素子分離領域１３によって分離される。また、
チャネルストップ拡散層１７と高耐圧素子３１との間に
は、間隔が設けられているため、高耐圧素子３１のｎ型
不純物層３１ａとチャネルストップ拡散層１７との間の
ブレイクダウンが防止される。
【００２５】上記実施例では、ｐ型を第１導電型，ｎ型
を第２導電型として説明したが、本実施例は、ｎ型を第
１導電型，ｐ型を第２導電型としても良い。また、上記
実施例では、素子分離領域１３をＬＯＣＯＳ酸化膜とし
て説明したが、本実施例はトレンチ素子分離にも適用可
能である。また、高耐圧素子及び低耐圧素子は、上記で
説明したＭＯＳ型のトランジスタに限るものではなく、
素子分離領域に寄生ＭＯＳトランジスタが形成される構
造に対して適用可能である。
を第２導電型として説明したが、本実施例は、ｎ型を第
１導電型，ｐ型を第２導電型としても良い。また、上記
実施例では、素子分離領域１３をＬＯＣＯＳ酸化膜とし
て説明したが、本実施例はトレンチ素子分離にも適用可
能である。また、高耐圧素子及び低耐圧素子は、上記で
説明したＭＯＳ型のトランジスタに限るものではなく、
素子分離領域に寄生ＭＯＳトランジスタが形成される構
造に対して適用可能である。
【００２６】
【発明の効果】以上、説明したように本発明のチャネル
トップ拡散層の形成方法によれば、低耐圧部上方と高耐
圧部の素子分離領域上方とに開口部を有するマスクパタ
ーンを形成し、このマスクパターン上方から不純物を注
入することによって、低耐圧部の不純物層と高耐圧部の
チャネルストップ拡散層とを同一の工程で形成すること
が可能になった。このため、高耐圧素子と低耐圧素子と
が同一の半導体基板上に配置される半導体装置の製造工
程では、例えば、チャネルストップ拡散層のみを形成す
るための専用マスクパターンの形成と不純物の注入と上
記マスクパターンの除去との各工程を行う必要がない。
したがって、半導体装置製造の工程数を削減することが
可能になる。
トップ拡散層の形成方法によれば、低耐圧部上方と高耐
圧部の素子分離領域上方とに開口部を有するマスクパタ
ーンを形成し、このマスクパターン上方から不純物を注
入することによって、低耐圧部の不純物層と高耐圧部の
チャネルストップ拡散層とを同一の工程で形成すること
が可能になった。このため、高耐圧素子と低耐圧素子と
が同一の半導体基板上に配置される半導体装置の製造工
程では、例えば、チャネルストップ拡散層のみを形成す
るための専用マスクパターンの形成と不純物の注入と上
記マスクパターンの除去との各工程を行う必要がない。
したがって、半導体装置製造の工程数を削減することが
可能になる。
【図１】実施例の断面工程図である。
【図２】実施例の断面工程図である。
【図３】実施例を説明する断面模式図である。
１ ｐ型（第１導電型）の不純物 １０ 半導体基板 １１ 高耐圧部 １２ 低耐圧部 １３ 素子分離領域 １５ マスクパターン １５ａ，１５ｂ 開口部 １７ チャネルストップ拡散層 １８ ｐ型（第１導電型）の不純物層 ３１ 高耐圧素子 ３１ａ ｎ型（第２導電型）の不純物層 ３２ 低耐圧素子 ｗ 開口幅 Ｗ 素子分離幅
Claims (2)
- 【請求項１】 第１導電型の半導体基板に第２導電型の
不純物層を形成してなる複数の高耐圧素子が配置される
高耐圧部と、前記高耐圧素子よりも耐圧が低い低耐圧素
子が配置される低耐圧部とを同一の半導体基板に形成す
る際に、前記高耐圧部の素子分離領域の下方にチャネル
ストップ拡散層を形成する方法であって、 前記低耐圧部の半導体基板中に第１導電型の不純物を注
入する工程で、当該半導体基板上に当該低耐圧部の少な
くとも一部分の上方と前記高耐圧部の素子分離領域上方
とに開口部を有するマスクパターンを形成し、このマス
クパターンの上方から前記半導体基板中に前記第１導電
型の不純物を注入した後、前記第１導電型の不純物を半
導体基板中で拡散させることを特徴とするチャネルスト
ップ拡散層の形成方法。 - 【請求項２】 請求項１記載のチャネルストップ拡散層
の形成方法において、 前記素子分離領域上方の開口部は、その開口幅が前記素
子分離領域の素子分離幅よりも狭く形成されかつその両
端が当該素子分離領域の両端の内側に配置されることを
特徴とするチャネルストップ拡散層の形成方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6135162A JPH07321212A (ja) | 1994-05-24 | 1994-05-24 | チャネルストップ拡散層の形成方法 |
| KR1019950009557A KR950034674A (ko) | 1994-05-24 | 1995-04-24 | 채널스톱확산층의 형성방법 |
| US08/447,008 US5523248A (en) | 1994-05-24 | 1995-05-22 | Method for manufacturing MOS transistors with high breakdown voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6135162A JPH07321212A (ja) | 1994-05-24 | 1994-05-24 | チャネルストップ拡散層の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07321212A true JPH07321212A (ja) | 1995-12-08 |
Family
ID=15145279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6135162A Pending JPH07321212A (ja) | 1994-05-24 | 1994-05-24 | チャネルストップ拡散層の形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5523248A (ja) |
| JP (1) | JPH07321212A (ja) |
| KR (1) | KR950034674A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008277510A (ja) * | 2007-04-27 | 2008-11-13 | Sharp Corp | 半導体装置およびその製造方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6743679B2 (en) | 1999-03-03 | 2004-06-01 | Koninklijke Philips Electronics N.V. | Integrated circuit devices with high and low voltage components and processes for manufacturing these devices |
| JP3916386B2 (ja) * | 2000-08-28 | 2007-05-16 | シャープ株式会社 | 半導体装置の製造方法及びフォトリソグラフィ用マスク |
| JP3719192B2 (ja) * | 2001-10-26 | 2005-11-24 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| KR100433488B1 (ko) | 2001-12-26 | 2004-05-31 | 동부전자 주식회사 | 트랜지스터 형성 방법 |
| US8247280B2 (en) | 2009-10-20 | 2012-08-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integration of low and high voltage CMOS devices |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194436A (ja) * | 1988-01-29 | 1989-08-04 | Nec Yamaguchi Ltd | 半導体装置 |
| US5223451A (en) * | 1989-10-06 | 1993-06-29 | Kabushiki Kaisha Toshiba | Semiconductor device wherein n-channel MOSFET, p-channel MOSFET and nonvolatile memory cell are formed in one chip and method of making it |
| KR920003461A (ko) * | 1990-07-30 | 1992-02-29 | 김광호 | 접촉영역 형성방법 및 그를 이용한 반도체장치의 제조방법 |
| US5173438A (en) * | 1991-02-13 | 1992-12-22 | Micron Technology, Inc. | Method of performing a field implant subsequent to field oxide fabrication by utilizing selective tungsten deposition to produce encroachment-free isolation |
| US5268585A (en) * | 1991-07-01 | 1993-12-07 | Sharp Kabushiki Kaisha | Non-volatile memory and method of manufacturing the same |
| US5358890A (en) * | 1993-04-19 | 1994-10-25 | Motorola Inc. | Process for fabricating isolation regions in a semiconductor device |
| US5254495A (en) * | 1993-05-07 | 1993-10-19 | United Microelectronics Corporation | Salicide recessed local oxidation of silicon |
| US5372951A (en) * | 1993-10-01 | 1994-12-13 | Advanced Micro Devices, Inc. | Method of making a semiconductor having selectively enhanced field oxide areas |
-
1994
- 1994-05-24 JP JP6135162A patent/JPH07321212A/ja active Pending
-
1995
- 1995-04-24 KR KR1019950009557A patent/KR950034674A/ko not_active Application Discontinuation
- 1995-05-22 US US08/447,008 patent/US5523248A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008277510A (ja) * | 2007-04-27 | 2008-11-13 | Sharp Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5523248A (en) | 1996-06-04 |
| KR950034674A (ko) | 1995-12-28 |
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