JPS60142557A - 高耐圧半導体装置の製造方法 - Google Patents
高耐圧半導体装置の製造方法Info
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- JPS60142557A JPS60142557A JP25059083A JP25059083A JPS60142557A JP S60142557 A JPS60142557 A JP S60142557A JP 25059083 A JP25059083 A JP 25059083A JP 25059083 A JP25059083 A JP 25059083A JP S60142557 A JPS60142557 A JP S60142557A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 238000009792 diffusion process Methods 0.000 claims abstract description 24
- 239000012535 impurity Substances 0.000 claims abstract description 15
- 230000000873 masking effect Effects 0.000 claims abstract description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 15
- 230000015556 catabolic process Effects 0.000 claims description 6
- 238000000034 method Methods 0.000 abstract description 19
- 229920002120 photoresistant polymer Polymers 0.000 description 16
- 229910052796 boron Inorganic materials 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- -1 boron ions Chemical class 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は高耐圧半導体装置の製造方法に関等−る−もの
で、特に高耐圧トランジスタを含む相補型ＭＯ８牛導体
装置の製造に使用されるものである。
で、特に高耐圧トランジスタを含む相補型ＭＯ８牛導体
装置の製造に使用されるものである。
［発明の技術的背景〕
相補型ＭＯＢ（ＯＭＯＢ）半導体集積回路装置において
高耐圧型と称されるものがある。すなわちブレークダウ
ン電圧が通常のＣＭＯ８牛導体装置においては１５〜２
０Ｖであるのに対しこれを５０〜６０ＶＫまで向上させ
たものでおる。このような高耐圧型０ＭＯ８半導体装置
は第１図（ｄ）の断面図に示すいわゆるオフセットゲー
ト構造が採用される。これによれｕｎ型半導体基板１中
にｐウェル２が形成され、これらの両領域にはそれぞれ
素子間分離用の厚い酸化膜３（フィールド酸化膜）およ
びその下に形成された反転防止層５および６によって分
離されたＭＯＳ ）ランジスタが形成されているが、ｐ
ウェル２中に形成されるｎチャネルＭＯＥ＋ ）ランジ
スタが通常の形状であるのに対し、基板１側に形成され
るｐチャネルＭＯＥ！ ）ランジスタはゲート電極１０
の下方よりも離れた位置にソース・ドレイン領域となる
ｐ＋領域１６を有しておｐｌこれらとゲート電極１０の
下部との間には低濃度拡散領域であるｐ−領域１４が形
成されている。このようなゲートとソース・ドレイン領
域とを引離した構成をオフセットゲート構造と称してい
る。なお、オフセットゲート構造はドレイン側にのみ設
ければ通常は十分であるが、ここではソース側にも設け
ているＯ このような高耐圧ＣＭＯＳ半導体装値は各工程における
断面状態を示す第１図を参照しながら、次のように行わ
れる。
高耐圧型と称されるものがある。すなわちブレークダウ
ン電圧が通常のＣＭＯ８牛導体装置においては１５〜２
０Ｖであるのに対しこれを５０〜６０ＶＫまで向上させ
たものでおる。このような高耐圧型０ＭＯ８半導体装置
は第１図（ｄ）の断面図に示すいわゆるオフセットゲー
ト構造が採用される。これによれｕｎ型半導体基板１中
にｐウェル２が形成され、これらの両領域にはそれぞれ
素子間分離用の厚い酸化膜３（フィールド酸化膜）およ
びその下に形成された反転防止層５および６によって分
離されたＭＯＳ ）ランジスタが形成されているが、ｐ
ウェル２中に形成されるｎチャネルＭＯＥ＋ ）ランジ
スタが通常の形状であるのに対し、基板１側に形成され
るｐチャネルＭＯＥ！ ）ランジスタはゲート電極１０
の下方よりも離れた位置にソース・ドレイン領域となる
ｐ＋領域１６を有しておｐｌこれらとゲート電極１０の
下部との間には低濃度拡散領域であるｐ−領域１４が形
成されている。このようなゲートとソース・ドレイン領
域とを引離した構成をオフセットゲート構造と称してい
る。なお、オフセットゲート構造はドレイン側にのみ設
ければ通常は十分であるが、ここではソース側にも設け
ているＯ このような高耐圧ＣＭＯＳ半導体装値は各工程における
断面状態を示す第１図を参照しながら、次のように行わ
れる。
まず、ｎ型基板１０表面を選択酸化させることによりフ
ィールド酸化膜３を反転防止用のｎ−拡散層５およびｐ
−拡散層６とともに形成する。ｐウェル形成領域以外の
部分をフォトレジスタで被っておき、ｐウェル形成領域
にはホウ素（Ｂ）イオンの注入および熱拡散を行なって
ｐウェル２を形成する。
ィールド酸化膜３を反転防止用のｎ−拡散層５およびｐ
−拡散層６とともに形成する。ｐウェル形成領域以外の
部分をフォトレジスタで被っておき、ｐウェル形成領域
にはホウ素（Ｂ）イオンの注入および熱拡散を行なって
ｐウェル２を形成する。
この基板全体を熱酸化して基板表面に熱酸化膜４を形成
し、多結晶シリコン層を被覆してフォトエツチングする
ことにより、ゲート市、極７および１゜を形成する。次
にｐチャネルＭＯ８トランジスタ形成領域をフォトレジ
ストｌｌで被い、ｐウェル中ノゲート電極７部以外の酸
化膜および基板ｌの一部の酸化膜を除き、全体にヒ素（
Ａ８）をドープした多結晶シリコン（ＡＤＳ）を堆積さ
せ、加熱により拡散させると、ｐウェル２中にはソース
・ドレインとなるｎ領域８が、基板中には基板コンタク
ト部となるｎ領域９がそれぞれ形成される。ＡＤＳを除
去すると第１図（ａ）の状態となる。
し、多結晶シリコン層を被覆してフォトエツチングする
ことにより、ゲート市、極７および１゜を形成する。次
にｐチャネルＭＯ８トランジスタ形成領域をフォトレジ
ストｌｌで被い、ｐウェル中ノゲート電極７部以外の酸
化膜および基板ｌの一部の酸化膜を除き、全体にヒ素（
Ａ８）をドープした多結晶シリコン（ＡＤＳ）を堆積さ
せ、加熱により拡散させると、ｐウェル２中にはソース
・ドレインとなるｎ領域８が、基板中には基板コンタク
ト部となるｎ領域９がそれぞれ形成される。ＡＤＳを除
去すると第１図（ａ）の状態となる。
次にフォトレジス）１１を除去し、基板ｌの酸化を行な
うとｐウェル２および基板ｌ中のｎ＋領域上に酸化膜１
２が形成される。ここでｐウェル部および基板コンタク
ト部をフォトレジスト１３によって被い、基板ｌのｐチ
ャネルトランジスタ領域にホウ素ρ）を酸化膜４を介し
て注入し熱処理により拡散させるとｐ−領域１４がゲー
ト電極ｌＯの両側に形成される（第２図（ｂ））。
うとｐウェル２および基板ｌ中のｎ＋領域上に酸化膜１
２が形成される。ここでｐウェル部および基板コンタク
ト部をフォトレジスト１３によって被い、基板ｌのｐチ
ャネルトランジスタ領域にホウ素ρ）を酸化膜４を介し
て注入し熱処理により拡散させるとｐ−領域１４がゲー
ト電極ｌＯの両側に形成される（第２図（ｂ））。
次にフォトレジスト層１３を剥離し、上述のｐ−領域１
４の中間部を残して全体にフォトレジスト層１５を形成
して加速市、圧を上げてホウ素を注入すると、ｐ＋領域
１６がｐ−領域１４中に形成される（第２図（Ｃ））。
４の中間部を残して全体にフォトレジスト層１５を形成
して加速市、圧を上げてホウ素を注入すると、ｐ＋領域
１６がｐ−領域１４中に形成される（第２図（Ｃ））。
最後にフォトレジスト層１５を剥離すれは、第２図（（
１）に示すオフセットゲート構造を頁する高耐圧ＣＭ０
８半導体装置が得られる。
１）に示すオフセットゲート構造を頁する高耐圧ＣＭ０
８半導体装置が得られる。
［背景技術の問題点〕
しかしながら、このような従来の高耐圧ＣＭＯ８半導体
装ｆ）ｔの製造方法にあっては、拡散領域を形成するた
めに合計３回のフォトレジスト塗布を行わなければなら
ず、工程が複雑でその分コストが高いという問題力Ｓあ
る。
装ｆ）ｔの製造方法にあっては、拡散領域を形成するた
めに合計３回のフォトレジスト塗布を行わなければなら
ず、工程が複雑でその分コストが高いという問題力Ｓあ
る。
本発明はこのような問題を解決するためになされたもの
で、工程の簡略化を図ることができる高耐圧牛導体装置
の製造方法を提供することを目的とする。
で、工程の簡略化を図ることができる高耐圧牛導体装置
の製造方法を提供することを目的とする。
上記目的達成のため、本発明においては、−導電型半導
体基板中に逆導電型ウェルを形成する工程と、−導電型
半導体基板中の逆導電型トランジスタ形成領域をマスキ
ングし、逆導電型ウェル内の一導電型トランジスタ形成
領域に一導電型不純物の高濃度拡散領域を形成する工程
と、逆導電型トランジスタ形成領域および一４＠型トラ
ンジスタ形成領域に逆導電型不純物を低濃度にイオン注
入し、−導電、型不純物の高濃度拡散領域よりも浅い深
さを有する逆導電型不純物の低濃度拡散領域を形成する
工程と、この逆導電型不純物の低濃度拡散領域内にゲー
ト領域から所定距離を隔てて逆導電型不純物の高濃度拡
散領域を形成する工程と、を有するようにしており、工
程の簡略化およびこれに伴うコストダウンを図ることが
できるものであるＯ 〔発明の実施例］ 以下、図面を参照しながら本発明の一実施例を詳細に説
明する。
体基板中に逆導電型ウェルを形成する工程と、−導電型
半導体基板中の逆導電型トランジスタ形成領域をマスキ
ングし、逆導電型ウェル内の一導電型トランジスタ形成
領域に一導電型不純物の高濃度拡散領域を形成する工程
と、逆導電型トランジスタ形成領域および一４＠型トラ
ンジスタ形成領域に逆導電型不純物を低濃度にイオン注
入し、−導電、型不純物の高濃度拡散領域よりも浅い深
さを有する逆導電型不純物の低濃度拡散領域を形成する
工程と、この逆導電型不純物の低濃度拡散領域内にゲー
ト領域から所定距離を隔てて逆導電型不純物の高濃度拡
散領域を形成する工程と、を有するようにしており、工
程の簡略化およびこれに伴うコストダウンを図ることが
できるものであるＯ 〔発明の実施例］ 以下、図面を参照しながら本発明の一実施例を詳細に説
明する。
第２図は本発明にかかる半導体装置の製造方法における
いくつかの工程の状態を示す断面図であって、まず、ｎ
型半導体基板ｌの表面を選択酸化させることにより素子
間分離のための厚い酸化膜３を反転防止用のｎ−拡散層
５およびｐ″″拡散層６とともに形成し、ｐウェル形成
領域以外の部分をフォトレジストで被っておき、基板面
が露出したｐウェル形成領域にはホウ素（Ｂ）イオンの
注入および熱拡散を行ってｐウェル２を形成する。フォ
トレジスト除去後この基板ｌ全体を熱酸化してこの基板
表面に熱酸化膜４を形成し、多結晶シリコン層を被覆し
てこれをフォトエツチングすることにより、ｎチャネル
トランジスタのゲート電極７およびｐチャネルトランジ
スタのゲート電極ｌＯを形成する。次にｎチャネルトラ
ンジスタ形成領域をフォトレジスト１１をパターニング
して被い、ｐウェル中のｎチャネルトランジスタ形成領
域のゲート電極７部以外の酸化膜および基板１の一部の
酸化膜４を除去し、全体に拡散源であるヒ素をドープし
た多結晶シリコンを堆積させて約１０００’Ｃの加熱を
行うとｐウェル２中にはソース・ドレインとなるｎ領域
８が、基板１の一部には基板コンタクト部となるｎ領域
９がそれぞれ形成される。拡散源を除去して第１図（−
）の状態が得られる。
いくつかの工程の状態を示す断面図であって、まず、ｎ
型半導体基板ｌの表面を選択酸化させることにより素子
間分離のための厚い酸化膜３を反転防止用のｎ−拡散層
５およびｐ″″拡散層６とともに形成し、ｐウェル形成
領域以外の部分をフォトレジストで被っておき、基板面
が露出したｐウェル形成領域にはホウ素（Ｂ）イオンの
注入および熱拡散を行ってｐウェル２を形成する。フォ
トレジスト除去後この基板ｌ全体を熱酸化してこの基板
表面に熱酸化膜４を形成し、多結晶シリコン層を被覆し
てこれをフォトエツチングすることにより、ｎチャネル
トランジスタのゲート電極７およびｐチャネルトランジ
スタのゲート電極ｌＯを形成する。次にｎチャネルトラ
ンジスタ形成領域をフォトレジスト１１をパターニング
して被い、ｐウェル中のｎチャネルトランジスタ形成領
域のゲート電極７部以外の酸化膜および基板１の一部の
酸化膜４を除去し、全体に拡散源であるヒ素をドープし
た多結晶シリコンを堆積させて約１０００’Ｃの加熱を
行うとｐウェル２中にはソース・ドレインとなるｎ領域
８が、基板１の一部には基板コンタクト部となるｎ領域
９がそれぞれ形成される。拡散源を除去して第１図（−
）の状態が得られる。
次にフォトレジスト１１を除去し、基板１の酸化を行な
うと、ゲート電極形成過程で酸化膜４の厚さが減少して
いること、およびｐウェル２および基板コンタクト部の
ｎ領域９の上にはｐ″″領域２１上よりも大きな速度で
、酸化が進行することから、ゲート酸化膜４の厚さが約
４５０１でおるのに対しｎ＋領域８および９の上には約
７５ＯＡの厚さの酸化膜２２が形成される。この状態で
この基板面全体Ｋ例えば加速電圧４（Ｉ ＫｅＶ 、ド
°−ズｉｉ２．ｏ ｘ １０１１０１２ａでホウ素イオ
ンの注入を行なうと、ゲート電極７゜ｌＯやフィールド
酸化膜３はマスクとなるがそれ以外の基板面にはホウ素
イオンが注入され、加熱処理を行なうことによシ基板ｌ
のｎチャネルトランジスタ形成領域では低濃度のｐ−領
域２１が形成され、ｎ＋領域８，９の中にはホウ素イオ
ンが注入される（第２図中））。このとき、ｐ−領域２
１の深さはｎチャネルトランジスタ領域中のｎ領域８お
よび基板コンタクト部のｎ領域９の深さを超えないよう
にする０このような条件のもとではｎ領域８゜９からは
み出してｐ−領域が形成されず、また酸化膜２２の厚さ
は酸化膜４よりも厚いので注入されるイオン数は少なく
、さらにｎ領域の過剰電子数はｐ−領域の正孔数よりも
圧倒的に多いのでｎ領域８゜９はその特性を変えない。
うと、ゲート電極形成過程で酸化膜４の厚さが減少して
いること、およびｐウェル２および基板コンタクト部の
ｎ領域９の上にはｐ″″領域２１上よりも大きな速度で
、酸化が進行することから、ゲート酸化膜４の厚さが約
４５０１でおるのに対しｎ＋領域８および９の上には約
７５ＯＡの厚さの酸化膜２２が形成される。この状態で
この基板面全体Ｋ例えば加速電圧４（Ｉ ＫｅＶ 、ド
°−ズｉｉ２．ｏ ｘ １０１１０１２ａでホウ素イオ
ンの注入を行なうと、ゲート電極７゜ｌＯやフィールド
酸化膜３はマスクとなるがそれ以外の基板面にはホウ素
イオンが注入され、加熱処理を行なうことによシ基板ｌ
のｎチャネルトランジスタ形成領域では低濃度のｐ−領
域２１が形成され、ｎ＋領域８，９の中にはホウ素イオ
ンが注入される（第２図中））。このとき、ｐ−領域２
１の深さはｎチャネルトランジスタ領域中のｎ領域８お
よび基板コンタクト部のｎ領域９の深さを超えないよう
にする０このような条件のもとではｎ領域８゜９からは
み出してｐ−領域が形成されず、また酸化膜２２の厚さ
は酸化膜４よりも厚いので注入されるイオン数は少なく
、さらにｎ領域の過剰電子数はｐ−領域の正孔数よりも
圧倒的に多いのでｎ領域８゜９はその特性を変えない。
次に７オトレジスト２３を基板上面全面に形成し、ｐチ
ャネルトランジスタ領域のゲート領域から所定の距離だ
け隔てた部分だけが開口するようにエツチングを行ない
、この部分にホウ素イオンを加速ｔ ＥＥ ４０ ｘｅ
ｖ １ ドーズ量２ Ｘ １０１６で注入し、約１００
０℃の加熱処理を行なうことによｐ高濃度拡散領域であ
るｐ＋領域２４が形成される（第２図（Ｃ））。
ャネルトランジスタ領域のゲート領域から所定の距離だ
け隔てた部分だけが開口するようにエツチングを行ない
、この部分にホウ素イオンを加速ｔ ＥＥ ４０ ｘｅ
ｖ １ ドーズ量２ Ｘ １０１６で注入し、約１００
０℃の加熱処理を行なうことによｐ高濃度拡散領域であ
るｐ＋領域２４が形成される（第２図（Ｃ））。
最後にフォトレジスト層２３を剥離することにより、オ
フセットゲート構造を有する高耐圧０ＭＯ８半導体装置
が得られる（第２図（ｄ））。
フセットゲート構造を有する高耐圧０ＭＯ８半導体装置
が得られる（第２図（ｄ））。
このよ−うな本発明の方法を適用して製造された０ＭＯ
８半導体装置におけるｎチャネルトランジスタ部の耐圧
およびリーク電流を従来の製造方法による場合と比較し
た結果を表に示す。
８半導体装置におけるｎチャネルトランジスタ部の耐圧
およびリーク電流を従来の製造方法による場合と比較し
た結果を表に示す。
表
これによれば、ｐチャネルトランジスタのｐ−領域を形
成する工程でｎチャネルトランジスタ領域のマスキング
を行なわないことによる特性の劣化は何ら見られず、工
程の簡略化が可能なことが確認された。
成する工程でｎチャネルトランジスタ領域のマスキング
を行なわないことによる特性の劣化は何ら見られず、工
程の簡略化が可能なことが確認された。
以上の実施例におけるウェル形成法不純物イオンの拡散
法および注入法、ゲート電極の形成法、電極引出法、配
線方法等は公知のあらゆる方法を使用することができる
。
法および注入法、ゲート電極の形成法、電極引出法、配
線方法等は公知のあらゆる方法を使用することができる
。
また、オフセットゲート構造は実施例ではソース・ドレ
インのいずれの側にも設けられているが、通常行なわれ
るようにドレイン側のみに形成するようにしてもよい。
インのいずれの側にも設けられているが、通常行なわれ
るようにドレイン側のみに形成するようにしてもよい。
さらに場合によっては実施例中のｐ型とｎ型を反転させ
ることも可能である。
ることも可能である。
以上のように、本発明においては、高耐圧ＣＭＯＢ半導
体装置の製造工程において、−導電型基板中の逆濃電型
トランジスタの逆導電型不純物の低濃度拡散領域を形成
する際に、逆導電型ウェル中にすでに形成された一導電
型不純物の高濃度拡散領域をマスキングすることなしに
イオン注入を行なうようにしているためマスキング工程
が一つ減少し、工程の簡略化と製造コストの引下げが可
能になる０
体装置の製造工程において、−導電型基板中の逆濃電型
トランジスタの逆導電型不純物の低濃度拡散領域を形成
する際に、逆導電型ウェル中にすでに形成された一導電
型不純物の高濃度拡散領域をマスキングすることなしに
イオン注入を行なうようにしているためマスキング工程
が一つ減少し、工程の簡略化と製造コストの引下げが可
能になる０
第１図は従来の高耐圧ＣＭＯ８半導体装置の製造工程を
示す断面図、第２図は本発明にかかる高耐圧０ＭＯ８率
導体装値の製造工程を示す断面図である。 １−°・ｎ型半導体基板、２・・・ｐウェル、３・・・
フィールド酸化膜、４・・・酸化膜、７．１０・・・ゲ
ート電極、８．９・ ｎ−領域、１１ 、１３ 、１５
、２３・・・フォトレジスト、１４．２１・・・ｐ″
′拡散佃域、１６，２４・・・Ｐ拡散領域。 出願人代理人 猪 股 清
示す断面図、第２図は本発明にかかる高耐圧０ＭＯ８率
導体装値の製造工程を示す断面図である。 １−°・ｎ型半導体基板、２・・・ｐウェル、３・・・
フィールド酸化膜、４・・・酸化膜、７．１０・・・ゲ
ート電極、８．９・ ｎ−領域、１１ 、１３ 、１５
、２３・・・フォトレジスト、１４．２１・・・ｐ″
′拡散佃域、１６，２４・・・Ｐ拡散領域。 出願人代理人 猪 股 清
Claims (1)
- 【特許請求の範囲】 一導電型半導体基板中に逆導電型ウェルを形成する工程
と、 前記−導電型半導体基板中の逆導電型トランジスタ形成
領域をマスキングし、前記逆導電型ウェル内の一導電型
トランジスタ形成領域中のゲート領域外に一導電型不純
物の高濃度拡散領域を形成する工程と、 前記逆導電型トランジスタ形成領域中のゲート領域外お
よび前記−導電型トランジスタ形成領域中のゲート領域
外に逆導電型不純物を低濃度にイオン注入し、前記−導
電型不純物の高濃度拡散領域よりも渋い深さを有する逆
導電型不純物の低濃度拡散領域を形成する工程と、 この逆導電型不純物の低濃度拡散領域内に、ゲート領域
から所定距離を隔てて逆導電型不純物の高濃度拡散領域
を形成する工程と、 を有することを特徴とする高耐圧半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25059083A JPS60142557A (ja) | 1983-12-28 | 1983-12-28 | 高耐圧半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25059083A JPS60142557A (ja) | 1983-12-28 | 1983-12-28 | 高耐圧半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60142557A true JPS60142557A (ja) | 1985-07-27 |
Family
ID=17210147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25059083A Pending JPS60142557A (ja) | 1983-12-28 | 1983-12-28 | 高耐圧半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60142557A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5216272A (en) * | 1990-04-13 | 1993-06-01 | Nippondenso Co., Ltd. | High withstanding voltage MIS transistor |
-
1983
- 1983-12-28 JP JP25059083A patent/JPS60142557A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5216272A (en) * | 1990-04-13 | 1993-06-01 | Nippondenso Co., Ltd. | High withstanding voltage MIS transistor |
| US5342802A (en) * | 1990-04-13 | 1994-08-30 | Nippondenso Co., Ltd. | Method of manufacturing a complementary MIS transistor |
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