JP4477197B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にメモリ回路を備えた半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
ＬＳＩの微細化の進展とともに、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような実装密度が高い回路部分ではトランジスタを構成するゲート電極、コンタクト、素子分離層の位置的なマージンがほとんどなくなっている。そのため、コンタクトパターンニング時のわずかな目ずれ（位置ずれ）によって、素子分離層（酸化膜）をオーバーエッチングし易く、その結果、コンタクトプラグの下端部が、ソース・ドレイン層の底部付近にまで深くなり、接合リーク電流が増大してＬＳＩの製造歩留まりの低下を招いている。
【０００３】
図１３は素子分離層がオーバーエッチングされた場合のコンタクトプラグ周辺を示す半導体装置の部分拡大平面図、図１４は、コンタクトプラグが素子分離層側にはみ出している場合を示すソース・ドレイン拡散層の周辺を示す部分拡大断面側面図である。
【０００４】
図１４に示したように、コンタクトプラグ４１１、したがってコンタクトホールが、ソース・ドレイン拡散層４１４から素子分離層４１２側にはみ出すと、その箇所で素子分離層４１２がオーバーエッチングされる。そして、図１４に示したように、素子分離層４１２がオーバーエッチングされた領域４１３では、コンタクトプラグ４１１の下端部がソース・ドレイン拡散層４１４の底部４１４Ａの深さにまで達している（たとえば半導体基板表面から０．１μｍの深さ）。
【０００５】
そこで、従来は、この問題を解決するために、コンタクトホールを形成した後に不純物の補助注入を行い、ソース・ドレイン拡散層をコンタクトホール側で深くすることで、接合リーク電流を低減する方法が採られていた。
図１５、図１６は、従来プロセスでコンタクト補助注入をおこなった場合の工程を示す半導体装置の断面側面図である。図１５はＳＲＡＭ回路部のＮＭＯＳＦＥＴ領域２１３（Ｎ型のＭＯＳＦＥＴ領域）に補助注入を行う工程を示し、一方、図１６はＳＲＡＭ回路部のＰＭＯＳＦＥＴ領域２１４（Ｐ型のＭＯＳＦＥＴ領域）に補助注入を行う工程を示している。
【０００６】
まず、図１５に示したように、層間絶縁膜２９２にコンタクトホール２９４をエッチングにより形成した後、ＳＲＡＭ回路のＮＭＯＳＦＥＴ領域２１３に、フォトレジスト層３１１を用いて選択的にたとえばホウ素を補助注入し、接合の深い領域３２２を形成する。
同ように、図１６に示したように、ＳＲＡＭ回路のＰＭＯＳＦＥＴ領域２１４にもレジスト３２１を用い、選択的にコンタクト補助注入を行い、接合の深い領域３２２を形成する。
【０００７】
【発明が解決しようとする課題】
これにより接合リーク電流を低減させることが可能であるが、この従来の方法では、フォトレジスト層３１１、３２１によるマスクを用いて不純物を補助注入するための上述のような工程が必要であり、そのため工程数が増してコスト高になるという欠点がある。
本発明はこのような問題を解決するためになされたもので、その目的は、接合リーク電流による製造歩留まりの低下を低コストで回避できる半導体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明は、上記目的を達成するため、半導体基板上にメモリ回路を構成する第１のトランジスタと、前記メモリ回路の入出力回路を構成する、前記第１のトランジスタと同一の導電型の第２のトランジスタとを形成する半導体装置の製造方法であって、前記半導体基板の上に複数の素子分離層を形成した後、前記素子分離層により分離された各領域にそれぞれ前記第１および第２のトランジスタのゲート電極を形成し、前記半導体基板の表面にフォトレジスト層を形成した後、前記第１のトランジスタのソース・ドレイン領域と前記素子分離層との境界領域、および前記第２のトランジスタの前記ゲート電極の周辺領域に開口を形成して半導体基板表面を露出させ、前記第１のトランジスタの前記ゲート電極周辺にＬＤＤを形成するためのイオン注入より大きな値のエネルギーによる第１のイオン注入を、前記フォトレジスト層の前記開口を通じて行い前記第２のトランジスタの前記ゲート電極の周辺領域にＬＤＤを形成するとともに、前記第１のトランジスタのソース・ドレイン領域と前記素子分離層との前記境界領域に補助注入領域を形成し、その後、第２のイオン注入を行って前記第１のトランジスタの前記ゲート電極周辺にＬＤＤを形成し、さらに前記第１および第２のトランジスタの本来の不純物濃度のソース・ドレインを形成した上で、前記半導体基板の表面全体に層間絶縁膜を形成し、前記層間絶縁膜に各トランジスタのソース・ドレインへ至るコンタクトホールを開口させて各トランジスタのソース・ドレインに接続するコンタクトプラグを形成することを特徴とする。
【０００９】
このように、本発明では、第２のトランジスタのＬＤＤを形成する際に、同時に第１のトランジスタのソース・ドレイン領域と素子分離層との境界領域にイオン注入を行うので、工程数を増すことなく補助注入領域を形成でき、接合リーク電流による製造歩留まりの低下を低コストで回避することができる。
【００１０】
【発明の実施の形態】
次に本発明の実施の形態例について図面を参照して説明する。
図１の（Ａ）は本発明による半導体装置の製造方法の一例におけるイオン注入工程を示す半導体装置の断面側面図、（Ｂ）は同平面図、（Ｃ）は同部分断面側面図である。また、図２ないし図１１は本発明による製造方法の一例による製造工程を示す半導体装置の断面側面図である。
【００１１】
まず、図１を参照して概要を説明する。
図１の（Ａ）および（Ｂ）に示したように、シリコンから成る半導体基板２１１上に素子分離層２１２、ゲート電極２２１をパターンニングし、ＳＲＡＭ回路２０１のＮＭＯＳＦＥＴ領域２１３およびＰＭＯＳＦＥＴ領域２１４（本発明にかかわる第１のトランジスタの領域）、ならびに入出力回路２０２のＮＭＯＳＦＥＴ領域２１５およびＰＭＯＳＦＥＴ領域２１６（本発明に係わる第２のトランジスタの領域）を形成する。
【００１２】
そして、入出力回路２０２のＮＭＯＳＦＥＴ領域２１５のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域２３２を形成すために、フォトレジスト層２３１を介しイオン注入を行うが、その際、ＮＭＯＳＦＥＴ領域２１３の素子分離層２１２の周辺領域２３３にも同時にイオン注入を行う。
その後、領域２１４、２１６にも同様にイオン注入を行った上で、層間絶縁膜２９２（図１の（Ｃ））を形成し、コンタクトホール２９４を開口させ、コンタクトプラグ２９８を形成して、図１の（Ｃ）に示した構造を得る。
【００１３】
この構造では、図１の（Ｃ）に示したように、コンタクトホール２９４のパターンニング時の目ずれによって（領域１３２）コンタクトプラグ２９８の下端部が通常より深い位置（たとえば半導体基板表面から０．１μｍ）となった場合でも、上述のように入出力回路２０２のＬＤＤを形成するためのイオン注入により、ＮＭＯＳＦＥＴ領域２１３の素子分離層２１２の周辺領域にも同時にイオン注入が行われているので、素子分離層２１２近傍の領域１３２の箇所でソース・ドレイン拡散層が厚くなる（たとえば０．１５μｍ）。その結果、ソース・ドレイン接合リーク電流が抑えられる。
【００１４】
次に、本実施の形態例について詳細に説明する。
まず、図２に示したように、半導体基板２１１上に素子分離層２１２を形成する。素子分離層２１２により区切られた各領域がそれぞれＳＲＡＭ回路２０１のＮＭＯＳＦＥＴ領域２１３、ＳＲＡＭ回路２０１のＰＭＯＳＦＥＴ領域２１４、入出力回路２０２のＮＭＯＳＦＥＴ領域２１５、ならびに入出力回路２０２のＰＭＯＳＦＥＴ領域２１６となる。
【００１５】
つづいて、それぞれの領域にウェルを形成、しきい値調整注入を行った後、図３に示したように、各領域にゲート電極２２１を形成する。
次に、図４に示したように、ＮＭＯＳＦＥＴ領域２１５およびＮＭＯＳＦＥＴ領域２１３に隣接する素子分離層２１２の周辺領域２３３において開口するフォトレジスト層２３１を形成し、開口部を通じ露出している半導体基板２１１の箇所にイオン注入を行う。
【００１６】
通常、この工程は入出力回路２０２のＮＭＯＳＦＥＴ領域２１５に選択的にイオン注入を行ってＬＤＤ領域２３２を形成するために行われるが、本実施の形態例では、補助注入領域２３４も同時に形成される。
このイオン注入では、Ｎ型の不純物として、たとえばリンを用い、ＳＲＡＭ回路２０１のＮＭＯＳＦＥＴ領域２１３の本来のソース・ドレイン拡散領域より深い拡散領域を形成するために、より強いイオン注入を行うべくエネルギーは１０ｋｅＶ〜２０ｋｅＶ、ドーズ量は１×１０13ｃｍ-2とする。これによりＬＤＤ領域２３２および補助注入領域２３４の接合深さは０．１５μｍ程度となる。
【００１７】
ＬＤＤ領域２３２の形成は、ホットキャリア耐性を良くするために従来より、このような高エネルギーで行われており、従来と同じ条件でイオン注入を行うことで、補助注入領域２３４においても必要な接合深さを確保することができる。
次に、図５に示したように、フォトレジスト層２４１を形成し、入出力回路２０２のＰＭＯＳＦＥＴ領域２１６、およびＰＭＯＳＦＥＴ領域２１４に隣接する素子分離層２１２の周辺領域２４３に対して選択的にイオン注入を行う。これにより、ＬＤＤ領域２４２、および補助注入領域２４４が形成される。
【００１８】
通常、この工程は入出力回路２０２のＰＭＯＳＦＥＴ領域２１６に選択的にイオン注入を行ってＬＤＤ領域２４２を形成するために行われるが、本実施の形態例では、上述のように補助注入領域２４４も同時に形成される。
このイオン注入では、Ｐ型の不純物として、たとえばホウ素を用い、ＳＲＡＭ回路２０１のＰＭＯＳＦＥＴ領域２１４の本来のソース・ドレイン拡散領域より深い拡散領域を形成するために、より強いイオン注入を行うべくエネルギーは２０〜３０ｋｅＶ、ドーズ量は１×１０14ｃｍ-2とする。これによりＬＤＤ領域２４２および補助注入領域２４４の接合深さは０．１５μｍ程度となる。
ＬＤＤ領域２４２の形成は、ホットキャリア耐性を良くするために従来より、このような高エネルギーで行われており、従来と同じ条件でイオン注入を行うことで、補助注入領域２４４においても必要な接合深さを確保することができる。
【００１９】
その後、図６に示したように、フォトレジスト層２５１を形成し、ＳＲＡＭ回路２０１のＮＭＯＳＦＥＴ領域２１３に選択的にイオン注入を行ってＬＤＤ領域２５２を形成する。このイオン注入にはＮ型不純物ヒ素を用い、エネルギーは１〜１０ｋｅＶ、ドーズ量は１×１０14〜１×１０15ｃｍ-2とする。
【００２０】
同様に、図７に示したように、フォトレジスト層２６１を形成し、ＳＲＡＭ回路２０１のＰＭＯＳＦＥＴ領域２１４に選択的にイオン注入を行ってＬＤＤ領域２６２を形成する。このイオン注入にはＰ型不純物としてホウ素を用い、エネルギーは０．１〜１０ｋｅＶ、ドーズ量は１×１０14〜１×１０15ｃｍ-2とする。そして、上記不純物の活性化のための熱処理を行う。
【００２１】
つづいて、図８に示したように、サイドウォールスペーサー２７１を形成した後、フォトレジスト層２７２を形成し、ＳＲＡＭ回路２０１および入出力回路２０２のＮＭＯＳＦＥＴ領域２１３、２１５に選択的にイオン注入を行って本来の不純物濃度のソース・ドレイン領域２７３を形成する。このイオン注入にはＮ型不純物としてヒ素を用い、エネルギーは３０ｋｅＶ、ドーズ量は５×１０15ｃｍ-2とする。これにより接合深さは０．１μｍ程度となる。
【００２２】
同様に、図９に示したように、フォトレジスト層２８１を形成し、ＳＲＡＭ回路２０１および入出力回路２０２のＰＭＯＳＦＥＴ領域２１４、２１６に選択的にイオン注入を行ってソース・ドレイン領域２８２を形成する。このイオン注入にはＰ型不純物としてホウ素を用い、エネルギーは５ｋｅＶ、ドーズ量は５×１０15ｃｍ-2として、０．１μｍ程度の接合深さを得る。
【００２３】
つづいて、図１０に示したように、ゲート電極２２１および各ソースドレイン領域の表面部２９１をシリサイド化した上で、層間絶縁膜２９２を形成する。さらにフォトレジスト層２９３を形成し、コンタクトホール２９４をエッチングにより形成する。
その後、図１１に示したように、コンタクトプラグ２９８および第１層配線２９９を形成する。
【００２４】
このように形成した半導体装置では、図１０に示したように、コンタクトパターンニングの目ずれによって素子分離層２１２にはみ出した部分２９５では、図のように素子分離層２１２の一部もエッチングされてしまい、コンタクトプラグ２９８はその箇所で半導体基板２１１内に侵入した状態となる。
しかし、本実施の形態例では、補助注入領域２３４、２４４が形成されているため、この箇所でソース・ドレイン拡散領域は深くなっており、したがって、接合リーク電流が大きくなることはない。
そして、補助注入領域２３４、２４４は、上述のようにＮＭＯＳＦＥＴ領域２１５およびＰＭＯＳＦＥＴ領域２１６のＬＤＤ領域を形成する際に同時に形成されるので、従来のように補助注入領域２３４、２４４を形成するために工程を追加する必要がない。
【００２５】
図１２は実施の形態例の製造方法により作製した多数の半導体装置で接合リーク電流を測定した結果を示すグラフである。横軸は接合リーク電流、縦軸は接合リーク電流に関する累積確率を示し、曲線２は本実施の形態例の場合、曲線４は従来の場合の測定結果をそれぞれ示している。なお、測定では接合電圧は２．１Ｖとした。
このグラフから分かるように、本実施の形態例では、接合リーク電流は２桁程度の大幅な減少となっている。
【００２６】
【発明の効果】
以上説明したように本発明では、第２のトランジスタのＬＤＤを形成する際に、同時に第１のトランジスタのソース・ドレイン領域と素子分離層との境界領域にイオン注入を行うので、工程数を増すことなく補助注入領域を形成でき、接合リーク電流による製造歩留まりの低下を低コストで回避することができる。
【図面の簡単な説明】
【図１】（Ａ）は本発明による半導体装置の製造方法の一例におけるイオン注入工程を示す半導体装置の断面側面図、（Ｂ）は同平面図、（Ｃ）は同部分断面側面図である。
【図２】本発明による製造方法の一例による製造工程を示す半導体装置の断面側面図である。
【図３】本発明による製造方法の一例による製造工程を示す半導体装置の断面側面図である。
【図４】本発明による製造方法の一例による製造工程を示す半導体装置の断面側面図である。
【図５】本発明による製造方法の一例による製造工程を示す半導体装置の断面側面図である。
【図６】本発明による製造方法の一例による製造工程を示す半導体装置の断面側面図である。
【図７】本発明による製造方法の一例による製造工程を示す半導体装置の断面側面図である。
【図８】本発明による製造方法の一例による製造工程を示す半導体装置の断面側面図である。
【図９】本発明による製造方法の一例による製造工程を示す半導体装置の断面側面図である。
【図１０】本発明による製造方法の一例による製造工程を示す半導体装置の断面側面図である。
【図１１】本発明による製造方法の一例による製造工程を示す半導体装置の断面側面図である。
【図１２】実施の形態例の製造方法により作製した半導体装置で接合リーク電流を測定した結果を示すグラフである。
【図１３】素子分離層がオーバーエッチされた場合のコンタクトプラグ周辺を示す半導体装置の部分拡大断面側面図である。
【図１４】コンタクトプラグが素子分離層側にはみ出している場合を示すソース・ドレイン拡散層の周辺を示す部分拡大平面図である。
【図１５】従来プロセスでコンタクト補助注入をおこなった場合の工程を示す半導体装置の断面側面図である。
【図１６】従来プロセスでコンタクト補助注入をおこなった場合の工程を示す半導体装置の断面側面図である。
【符号の説明】
２０１……ＳＲＡＭ回路、２０２……入出力回路、２１１……半導体基板、２１２……素子分離層、２１３……ＮＭＯＳＦＥＴ領域、２１４……ＰＭＯＳＦＥＴ領域、２１５……ＮＭＯＳＦＥＴ領域、２１６……ＰＭＯＳＦＥＴ領域、２２１……ゲート電極、２３１……フォトレジスト層、２３１……フォトレジスト層、２３２……ＬＤＤ領域、２３３……周辺領域、２３４……補助注入領域、２４１……フォトレジスト層、２４２……ＬＤＤ領域、２４３……周辺領域、２４４……補助注入領域、２５１……フォトレジスト層、２５２……ＬＤＤ領域、２６１……フォトレジスト層、２６２……ＬＤＤ領域、２７１……サイドウォールスペーサー、２７２……フォトレジスト層、２７３……ソース・ドレイン領域、２８１……フォトレジスト層、２８２……ソース・ドレイン領域、２９１……表面部、２９２……層間絶縁膜、２９２……層間絶縁膜、２９４……コンタクトホール、２９４……コンタクトホール、２９８……コンタクトプラグ、２９９……第１層配線、３２１……フォトレジスト層、３２２……領域、４１１……コンタクトプラグ、４１２……素子分離層、４１４……ソース・ドレイン拡散層、４１４Ａ……底部。
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にメモリ回路を備えた半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
ＬＳＩの微細化の進展とともに、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような実装密度が高い回路部分ではトランジスタを構成するゲート電極、コンタクト、素子分離層の位置的なマージンがほとんどなくなっている。そのため、コンタクトパターンニング時のわずかな目ずれ（位置ずれ）によって、素子分離層（酸化膜）をオーバーエッチングし易く、その結果、コンタクトプラグの下端部が、ソース・ドレイン層の底部付近にまで深くなり、接合リーク電流が増大してＬＳＩの製造歩留まりの低下を招いている。
【０００３】
図１３は素子分離層がオーバーエッチングされた場合のコンタクトプラグ周辺を示す半導体装置の部分拡大平面図、図１４は、コンタクトプラグが素子分離層側にはみ出している場合を示すソース・ドレイン拡散層の周辺を示す部分拡大断面側面図である。
【０００４】
図１４に示したように、コンタクトプラグ４１１、したがってコンタクトホールが、ソース・ドレイン拡散層４１４から素子分離層４１２側にはみ出すと、その箇所で素子分離層４１２がオーバーエッチングされる。そして、図１４に示したように、素子分離層４１２がオーバーエッチングされた領域４１３では、コンタクトプラグ４１１の下端部がソース・ドレイン拡散層４１４の底部４１４Ａの深さにまで達している（たとえば半導体基板表面から０．１μｍの深さ）。
【０００５】
そこで、従来は、この問題を解決するために、コンタクトホールを形成した後に不純物の補助注入を行い、ソース・ドレイン拡散層をコンタクトホール側で深くすることで、接合リーク電流を低減する方法が採られていた。
図１５、図１６は、従来プロセスでコンタクト補助注入をおこなった場合の工程を示す半導体装置の断面側面図である。図１５はＳＲＡＭ回路部のＮＭＯＳＦＥＴ領域２１３（Ｎ型のＭＯＳＦＥＴ領域）に補助注入を行う工程を示し、一方、図１６はＳＲＡＭ回路部のＰＭＯＳＦＥＴ領域２１４（Ｐ型のＭＯＳＦＥＴ領域）に補助注入を行う工程を示している。
【０００６】
まず、図１５に示したように、層間絶縁膜２９２にコンタクトホール２９４をエッチングにより形成した後、ＳＲＡＭ回路のＮＭＯＳＦＥＴ領域２１３に、フォトレジスト層３１１を用いて選択的にたとえばホウ素を補助注入し、接合の深い領域３２２を形成する。
同ように、図１６に示したように、ＳＲＡＭ回路のＰＭＯＳＦＥＴ領域２１４にもレジスト３２１を用い、選択的にコンタクト補助注入を行い、接合の深い領域３２２を形成する。
【０００７】
【発明が解決しようとする課題】
これにより接合リーク電流を低減させることが可能であるが、この従来の方法では、フォトレジスト層３１１、３２１によるマスクを用いて不純物を補助注入するための上述のような工程が必要であり、そのため工程数が増してコスト高になるという欠点がある。
本発明はこのような問題を解決するためになされたもので、その目的は、接合リーク電流による製造歩留まりの低下を低コストで回避できる半導体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明は、上記目的を達成するため、半導体基板上にメモリ回路を構成する第１のトランジスタと、前記メモリ回路の入出力回路を構成する、前記第１のトランジスタと同一の導電型の第２のトランジスタとを形成する半導体装置の製造方法であって、前記半導体基板の上に複数の素子分離層を形成した後、前記素子分離層により分離された各領域にそれぞれ前記第１および第２のトランジスタのゲート電極を形成し、前記半導体基板の表面にフォトレジスト層を形成した後、前記第１のトランジスタのソース・ドレイン領域と前記素子分離層との境界領域、および前記第２のトランジスタの前記ゲート電極の周辺領域に開口を形成して半導体基板表面を露出させ、前記第１のトランジスタの前記ゲート電極周辺にＬＤＤを形成するためのイオン注入より大きな値のエネルギーによる第１のイオン注入を、前記フォトレジスト層の前記開口を通じて行い前記第２のトランジスタの前記ゲート電極の周辺領域にＬＤＤを形成するとともに、前記第１のトランジスタのソース・ドレイン領域と前記素子分離層との前記境界領域に補助注入領域を形成し、その後、第２のイオン注入を行って前記第１のトランジスタの前記ゲート電極周辺にＬＤＤを形成し、さらに前記第１および第２のトランジスタの本来の不純物濃度のソース・ドレインを形成した上で、前記半導体基板の表面全体に層間絶縁膜を形成し、前記層間絶縁膜に各トランジスタのソース・ドレインへ至るコンタクトホールを開口させて各トランジスタのソース・ドレインに接続するコンタクトプラグを形成することを特徴とする。
【０００９】
このように、本発明では、第２のトランジスタのＬＤＤを形成する際に、同時に第１のトランジスタのソース・ドレイン領域と素子分離層との境界領域にイオン注入を行うので、工程数を増すことなく補助注入領域を形成でき、接合リーク電流による製造歩留まりの低下を低コストで回避することができる。
【００１０】
【発明の実施の形態】
次に本発明の実施の形態例について図面を参照して説明する。
図１の（Ａ）は本発明による半導体装置の製造方法の一例におけるイオン注入工程を示す半導体装置の断面側面図、（Ｂ）は同平面図、（Ｃ）は同部分断面側面図である。また、図２ないし図１１は本発明による製造方法の一例による製造工程を示す半導体装置の断面側面図である。
【００１１】
まず、図１を参照して概要を説明する。
図１の（Ａ）および（Ｂ）に示したように、シリコンから成る半導体基板２１１上に素子分離層２１２、ゲート電極２２１をパターンニングし、ＳＲＡＭ回路２０１のＮＭＯＳＦＥＴ領域２１３およびＰＭＯＳＦＥＴ領域２１４（本発明にかかわる第１のトランジスタの領域）、ならびに入出力回路２０２のＮＭＯＳＦＥＴ領域２１５およびＰＭＯＳＦＥＴ領域２１６（本発明に係わる第２のトランジスタの領域）を形成する。
【００１２】
そして、入出力回路２０２のＮＭＯＳＦＥＴ領域２１５のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域２３２を形成すために、フォトレジスト層２３１を介しイオン注入を行うが、その際、ＮＭＯＳＦＥＴ領域２１３の素子分離層２１２の周辺領域２３３にも同時にイオン注入を行う。
その後、領域２１４、２１６にも同様にイオン注入を行った上で、層間絶縁膜２９２（図１の（Ｃ））を形成し、コンタクトホール２９４を開口させ、コンタクトプラグ２９８を形成して、図１の（Ｃ）に示した構造を得る。
【００１３】
この構造では、図１の（Ｃ）に示したように、コンタクトホール２９４のパターンニング時の目ずれによって（領域１３２）コンタクトプラグ２９８の下端部が通常より深い位置（たとえば半導体基板表面から０．１μｍ）となった場合でも、上述のように入出力回路２０２のＬＤＤを形成するためのイオン注入により、ＮＭＯＳＦＥＴ領域２１３の素子分離層２１２の周辺領域にも同時にイオン注入が行われているので、素子分離層２１２近傍の領域１３２の箇所でソース・ドレイン拡散層が厚くなる（たとえば０．１５μｍ）。その結果、ソース・ドレイン接合リーク電流が抑えられる。
【００１４】
次に、本実施の形態例について詳細に説明する。
まず、図２に示したように、半導体基板２１１上に素子分離層２１２を形成する。素子分離層２１２により区切られた各領域がそれぞれＳＲＡＭ回路２０１のＮＭＯＳＦＥＴ領域２１３、ＳＲＡＭ回路２０１のＰＭＯＳＦＥＴ領域２１４、入出力回路２０２のＮＭＯＳＦＥＴ領域２１５、ならびに入出力回路２０２のＰＭＯＳＦＥＴ領域２１６となる。
【００１５】
つづいて、それぞれの領域にウェルを形成、しきい値調整注入を行った後、図３に示したように、各領域にゲート電極２２１を形成する。
次に、図４に示したように、ＮＭＯＳＦＥＴ領域２１５およびＮＭＯＳＦＥＴ領域２１３に隣接する素子分離層２１２の周辺領域２３３において開口するフォトレジスト層２３１を形成し、開口部を通じ露出している半導体基板２１１の箇所にイオン注入を行う。
【００１６】
通常、この工程は入出力回路２０２のＮＭＯＳＦＥＴ領域２１５に選択的にイオン注入を行ってＬＤＤ領域２３２を形成するために行われるが、本実施の形態例では、補助注入領域２３４も同時に形成される。
このイオン注入では、Ｎ型の不純物として、たとえばリンを用い、ＳＲＡＭ回路２０１のＮＭＯＳＦＥＴ領域２１３の本来のソース・ドレイン拡散領域より深い拡散領域を形成するために、より強いイオン注入を行うべくエネルギーは１０ｋｅＶ〜２０ｋｅＶ、ドーズ量は１×１０13ｃｍ-2とする。これによりＬＤＤ領域２３２および補助注入領域２３４の接合深さは０．１５μｍ程度となる。
【００１７】
ＬＤＤ領域２３２の形成は、ホットキャリア耐性を良くするために従来より、このような高エネルギーで行われており、従来と同じ条件でイオン注入を行うことで、補助注入領域２３４においても必要な接合深さを確保することができる。
次に、図５に示したように、フォトレジスト層２４１を形成し、入出力回路２０２のＰＭＯＳＦＥＴ領域２１６、およびＰＭＯＳＦＥＴ領域２１４に隣接する素子分離層２１２の周辺領域２４３に対して選択的にイオン注入を行う。これにより、ＬＤＤ領域２４２、および補助注入領域２４４が形成される。
【００１８】
通常、この工程は入出力回路２０２のＰＭＯＳＦＥＴ領域２１６に選択的にイオン注入を行ってＬＤＤ領域２４２を形成するために行われるが、本実施の形態例では、上述のように補助注入領域２４４も同時に形成される。
このイオン注入では、Ｐ型の不純物として、たとえばホウ素を用い、ＳＲＡＭ回路２０１のＰＭＯＳＦＥＴ領域２１４の本来のソース・ドレイン拡散領域より深い拡散領域を形成するために、より強いイオン注入を行うべくエネルギーは２０〜３０ｋｅＶ、ドーズ量は１×１０14ｃｍ-2とする。これによりＬＤＤ領域２４２および補助注入領域２４４の接合深さは０．１５μｍ程度となる。
ＬＤＤ領域２４２の形成は、ホットキャリア耐性を良くするために従来より、このような高エネルギーで行われており、従来と同じ条件でイオン注入を行うことで、補助注入領域２４４においても必要な接合深さを確保することができる。
【００１９】
その後、図６に示したように、フォトレジスト層２５１を形成し、ＳＲＡＭ回路２０１のＮＭＯＳＦＥＴ領域２１３に選択的にイオン注入を行ってＬＤＤ領域２５２を形成する。このイオン注入にはＮ型不純物ヒ素を用い、エネルギーは１〜１０ｋｅＶ、ドーズ量は１×１０14〜１×１０15ｃｍ-2とする。
【００２０】
同様に、図７に示したように、フォトレジスト層２６１を形成し、ＳＲＡＭ回路２０１のＰＭＯＳＦＥＴ領域２１４に選択的にイオン注入を行ってＬＤＤ領域２６２を形成する。このイオン注入にはＰ型不純物としてホウ素を用い、エネルギーは０．１〜１０ｋｅＶ、ドーズ量は１×１０14〜１×１０15ｃｍ-2とする。そして、上記不純物の活性化のための熱処理を行う。
【００２１】
つづいて、図８に示したように、サイドウォールスペーサー２７１を形成した後、フォトレジスト層２７２を形成し、ＳＲＡＭ回路２０１および入出力回路２０２のＮＭＯＳＦＥＴ領域２１３、２１５に選択的にイオン注入を行って本来の不純物濃度のソース・ドレイン領域２７３を形成する。このイオン注入にはＮ型不純物としてヒ素を用い、エネルギーは３０ｋｅＶ、ドーズ量は５×１０15ｃｍ-2とする。これにより接合深さは０．１μｍ程度となる。
【００２２】
同様に、図９に示したように、フォトレジスト層２８１を形成し、ＳＲＡＭ回路２０１および入出力回路２０２のＰＭＯＳＦＥＴ領域２１４、２１６に選択的にイオン注入を行ってソース・ドレイン領域２８２を形成する。このイオン注入にはＰ型不純物としてホウ素を用い、エネルギーは５ｋｅＶ、ドーズ量は５×１０15ｃｍ-2として、０．１μｍ程度の接合深さを得る。
【００２３】
つづいて、図１０に示したように、ゲート電極２２１および各ソースドレイン領域の表面部２９１をシリサイド化した上で、層間絶縁膜２９２を形成する。さらにフォトレジスト層２９３を形成し、コンタクトホール２９４をエッチングにより形成する。
その後、図１１に示したように、コンタクトプラグ２９８および第１層配線２９９を形成する。
【００２４】
このように形成した半導体装置では、図１０に示したように、コンタクトパターンニングの目ずれによって素子分離層２１２にはみ出した部分２９５では、図のように素子分離層２１２の一部もエッチングされてしまい、コンタクトプラグ２９８はその箇所で半導体基板２１１内に侵入した状態となる。
しかし、本実施の形態例では、補助注入領域２３４、２４４が形成されているため、この箇所でソース・ドレイン拡散領域は深くなっており、したがって、接合リーク電流が大きくなることはない。
そして、補助注入領域２３４、２４４は、上述のようにＮＭＯＳＦＥＴ領域２１５およびＰＭＯＳＦＥＴ領域２１６のＬＤＤ領域を形成する際に同時に形成されるので、従来のように補助注入領域２３４、２４４を形成するために工程を追加する必要がない。
【００２５】
図１２は実施の形態例の製造方法により作製した多数の半導体装置で接合リーク電流を測定した結果を示すグラフである。横軸は接合リーク電流、縦軸は接合リーク電流に関する累積確率を示し、曲線２は本実施の形態例の場合、曲線４は従来の場合の測定結果をそれぞれ示している。なお、測定では接合電圧は２．１Ｖとした。
このグラフから分かるように、本実施の形態例では、接合リーク電流は２桁程度の大幅な減少となっている。
【００２６】
【発明の効果】
以上説明したように本発明では、第２のトランジスタのＬＤＤを形成する際に、同時に第１のトランジスタのソース・ドレイン領域と素子分離層との境界領域にイオン注入を行うので、工程数を増すことなく補助注入領域を形成でき、接合リーク電流による製造歩留まりの低下を低コストで回避することができる。
【図面の簡単な説明】
【図１】（Ａ）は本発明による半導体装置の製造方法の一例におけるイオン注入工程を示す半導体装置の断面側面図、（Ｂ）は同平面図、（Ｃ）は同部分断面側面図である。
【図２】本発明による製造方法の一例による製造工程を示す半導体装置の断面側面図である。
【図３】本発明による製造方法の一例による製造工程を示す半導体装置の断面側面図である。
【図４】本発明による製造方法の一例による製造工程を示す半導体装置の断面側面図である。
【図５】本発明による製造方法の一例による製造工程を示す半導体装置の断面側面図である。
【図６】本発明による製造方法の一例による製造工程を示す半導体装置の断面側面図である。
【図７】本発明による製造方法の一例による製造工程を示す半導体装置の断面側面図である。
【図８】本発明による製造方法の一例による製造工程を示す半導体装置の断面側面図である。
【図９】本発明による製造方法の一例による製造工程を示す半導体装置の断面側面図である。
【図１０】本発明による製造方法の一例による製造工程を示す半導体装置の断面側面図である。
【図１１】本発明による製造方法の一例による製造工程を示す半導体装置の断面側面図である。
【図１２】実施の形態例の製造方法により作製した半導体装置で接合リーク電流を測定した結果を示すグラフである。
【図１３】素子分離層がオーバーエッチされた場合のコンタクトプラグ周辺を示す半導体装置の部分拡大断面側面図である。
【図１４】コンタクトプラグが素子分離層側にはみ出している場合を示すソース・ドレイン拡散層の周辺を示す部分拡大平面図である。
【図１５】従来プロセスでコンタクト補助注入をおこなった場合の工程を示す半導体装置の断面側面図である。
【図１６】従来プロセスでコンタクト補助注入をおこなった場合の工程を示す半導体装置の断面側面図である。
【符号の説明】
２０１……ＳＲＡＭ回路、２０２……入出力回路、２１１……半導体基板、２１２……素子分離層、２１３……ＮＭＯＳＦＥＴ領域、２１４……ＰＭＯＳＦＥＴ領域、２１５……ＮＭＯＳＦＥＴ領域、２１６……ＰＭＯＳＦＥＴ領域、２２１……ゲート電極、２３１……フォトレジスト層、２３１……フォトレジスト層、２３２……ＬＤＤ領域、２３３……周辺領域、２３４……補助注入領域、２４１……フォトレジスト層、２４２……ＬＤＤ領域、２４３……周辺領域、２４４……補助注入領域、２５１……フォトレジスト層、２５２……ＬＤＤ領域、２６１……フォトレジスト層、２６２……ＬＤＤ領域、２７１……サイドウォールスペーサー、２７２……フォトレジスト層、２７３……ソース・ドレイン領域、２８１……フォトレジスト層、２８２……ソース・ドレイン領域、２９１……表面部、２９２……層間絶縁膜、２９２……層間絶縁膜、２９４……コンタクトホール、２９４……コンタクトホール、２９８……コンタクトプラグ、２９９……第１層配線、３２１……フォトレジスト層、３２２……領域、４１１……コンタクトプラグ、４１２……素子分離層、４１４……ソース・ドレイン拡散層、４１４Ａ……底部。
Claims (10)
- 半導体基板上にメモリ回路を構成する第１のトランジスタと、前記メモリ回路の入出力回路を構成する、前記第１のトランジスタと同一の導電型の第２のトランジスタとを形成する半導体装置の製造方法であって、
前記半導体基板の上に複数の素子分離層を形成した後、前記素子分離層により分離された各領域にそれぞれ前記第１および第２のトランジスタのゲート電極を形成し、
前記半導体基板の表面にフォトレジスト層を形成した後、前記第１のトランジスタのソース・ドレイン領域と前記素子分離層との境界領域、および前記第２のトランジスタの前記ゲート電極の周辺領域に開口を形成して半導体基板表面を露出させ、
前記第１のトランジスタの前記ゲート電極周辺にＬＤＤを形成するためのイオン注入より大きな値のエネルギーによる第１のイオン注入を、前記フォトレジスト層の前記開口を通じて行い前記第２のトランジスタの前記ゲート電極の周辺領域にＬＤＤを形成するとともに、前記第１のトランジスタのソース・ドレイン領域と前記素子分離層との前記境界領域に補助注入領域を形成し、
その後、第２のイオン注入を行って前記第１のトランジスタの前記ゲート電極周辺にＬＤＤを形成し、さらに前記第１および第２のトランジスタの本来の不純物濃度のソース・ドレインを形成した上で、前記半導体基板の表面全体に層間絶縁膜を形成し、前記層間絶縁膜に各トランジスタのソース・ドレインへ至るコンタクトホールを開口させて各トランジスタのソース・ドレインに接続するコンタクトプラグを形成することを特徴とする半導体装置の製造方法。 - 前記第１および第２のトランジスタはＮ型のＭＯＳＦＥＴであり、前記第１のイオン注入により注入する不純物はＮ型の不純物であることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記Ｎ型の不純物はリンであることを特徴とする請求項２記載の半導体装置の製造方法。
- 前記第１のイオン注入では、エネルギーは１０〜２０ＫｅＶ、ドーズ量は１×１０１３ｃｍ−２程度とすることを特徴とする請求項３記載の半導体装置の製造方法。
- 前記第２のイオン注入では、不純物をヒ素とし、エネルギーは１〜１０ＫｅＶ、ドーズ量は１×１０１４〜１×１０１５ｃｍ−２程度とすることを特徴とする請求項４記載の半導体装置の製造方法。
- 前記第１および第２のトランジスタはＰ型のＭＯＳＦＥＴであり、前記第１のイオン注入により注入する不純物はＰ型の不純物であることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記Ｐ型の不純物はホウ素であることを特徴とする請求項６記載の半導体装置の製造方法。
- 前記第１のイオン注入では、エネルギーは２０〜３０ＫｅＶ、ドーズ量は１×１０１４ｃｍ−２程度とすることを特徴とする請求項６記載の半導体装置の製造方法。
- 前記第２のイオン注入では、不純物をホウ素とし、エネルギーは１〜１０ＫｅＶ、ドーズ量は１×１０１４〜１×１０１５ｃｍ−２程度とすることを特徴とする請求項８記載の半導体装置の製造方法。
- 前記メモリ回路はＳＲＡＭ回路であることを特徴とする請求項１記載の半導体装置の製造方法。
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