JP4504633B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置（ＬＳＩ）に関し、特に素子分離領域がデバイスの活性領域に与える応力に起因するデバイスの動作特性の変化を防止又は抑制する半導体集積回路装置に関する。
【０００２】
【従来の技術】
従来の半導体集積回路装置を図１２に基づいて説明する（例えば、特許文献１参照。）。
【０００３】
図１２（ａ）及び図１２（ｂ）に示すように、シリコンからなる半導体基板２００に形成されたダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置であって、メモリセル２１０と周辺回路２１３との間には、センスアンプを構成するｐチャネルトランジスタ領域２１１及びｎチャネルトランジスタ領域２１２が互いに間隔をおいて配置され、メモリセル２１０、ｐチャネルトランジスタ領域２１１、ｎチャネルトランジスタ領域２１２及び周辺回路２１３のそれぞれの間には、互いに並行して延びる素子分離（ＳＴＩ）領域２０１に挟まれてなる複数の応力干渉防止パターン２１５が形成されている。
【０００４】
このダミーの活性領域である応力干渉防止パターン２１５により、例えば、ｐチャネルトランジスタ領域２１１とｎチャネルトランジスタ領域２１２との活性領域に生じる、素子分離領域２０１に起因する応力の差が低減されて、ｐチャネルトランジスタとｎチャネルトランジスタとのしきい値電圧（Ｖth）の差によるセンスアンプの感度の低下が抑えられる。
【０００５】
【特許文献】
特開２００１−３３２７０６号公報（第１図）
【０００６】
【発明が解決しようとする課題】
しかしながら、前記従来の半導体集積回路装置は、ｐチャネルトランジスタ及びｎチャネルトランジスタのように、差動動作するトランジスタ間の活性領域に限定した特定の素子パターンにおける応力干渉を低減するものに過ぎない。
【０００７】
近年、半導体集積回路装置の微細化が進展しその構造が複雑化するなかで、デバイスを形成する活性領域の端部と該活性領域の中央部とに応力差が生じ、この応力差に起因するトランジスタの動作特性の変化が無視できなくなってきている。応力によるトランジスタの動作特性の変化には、例えばしきい値電圧の変動や駆動電流の変動があり、これらの特性変化によって集積回路の１／ｆノイズが増大し、また、駆動タイミングのマージンが減少するという現象が顕著となる。
【０００８】
本発明は、前記従来の問題を解決し、デバイスの活性領域の端部とその中央部とにおける応力差を低減して、該端部と中央部とに生じる応力差による半導体素子の動作特性の変化を低減しさらには防止できるようにすることを目的とする。
【０００９】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、半導体集積回路装置を構成する複数のデバイス形成領域（活性領域）におけるトランジスタ間の電気的な特性差の原因の１つとして、活性領域同士を互いに区画する素子分離領域から各活性領域が受ける応力に注目し、以下の４通りの手段を講じる。
【００１０】
（１）複数の活性領域の周辺部に設けられた素子分離領域との隣接部分に含まれる活性領域のデバイスは電気的に駆動しないようにする。
【００１１】
（２）活性領域同士を区画する第１の素子分離領域の幅と、該複数の活性領域の周辺部に設けられる第２の素子分離領域との幅を同一とする。
【００１２】
（３）複数の活性領域の周辺部に位置する素子分離領域に設けられるダミーの活性領域の設計寸法（平面寸法）を活性領域の設計寸法に合わせる。
【００１３】
（４）複数の活性領域の周辺部に位置する素子分離領域に設けられるダミーの活性領域の設計寸法（平面寸法）を、複数の活性領域の周縁部（端部）の内側に位置する活性領域の設計寸法に合わせる。
【００１４】
具体的に、本発明に係る第１の半導体集積回路装置は、それぞれが第１の素子分離領域により区画されて配置された複数の活性領域と、複数の活性領域の周辺部に形成され、第１の素子分離領域よりも大きい幅を持つ第２の素子分離領域とを備え、複数の活性領域は、第２の素子分離領域と隣接する第１の素子形成部と、該第１の素子形成部の内側に位置する第２の素子形成部とからなり、第２の素子形成部に含まれる素子のみが電気的に駆動される。
【００１５】
第１の半導体集積回路装置によると、複数の活性領域を第２の素子分離領域と隣接する第１の素子形成部とその内側に位置する第２の素子形成部とに分割し、内側に位置する第２の素子形成部に含まれる素子のみを電気的に駆動する。ここで、第２の素子形成部は、複数の活性領域の周辺部に形成され且つ第１の素子分離領域よりも大きい幅を持つ第２の素子形成領域から離れて位置するため、該第２の素子形成部に含まれる素子は、第２の素子分離領域に起因する応力を受けにくく、その結果、第２の素子形成部に含まれる素子同士には動作特性に差が生じなくなる。
【００１６】
第１の半導体集積回路装置において、第１の素子形成部は第２の素子分離領域を構成する材料に起因する応力が該第２の素子分離領域との距離により変位する応力変位領域であり、第２の素子形成部は第２の素子分離領域を構成する材料に起因する応力が該第２の素子分離領域との距離により変位しない応力安定領域であることが好ましい。本願発明者らは、後述するように、素子分離領域の幅に比例して活性領域に加わる応力が増加すること、及び素子分離領域から活性領域に加わる応力が素子分離領域からの距離に反比例することを知見として得ている。従って、第２の素子形成領域から離れた第２の素子形成部を、第２の素子分離領域を構成する材料に起因する応力を受けにくい応力安定領域とすることにより、第２の素子形成部における素子の動作特性を確実に安定させることができる。
【００１７】
本発明に係る第２の半導体集積回路装置は、それぞれが第１の素子分離領域により区画されて配置された複数の活性領域と、複数の活性領域の周辺部に形成され、第１の素子分離領域と同一の幅を持つ第２の素子分離領域とを備えている。
【００１８】
第２の半導体集積回路装置によると、複数の活性領域の周辺部に形成される第２の素子分離領域の幅は、複数の活性領域同士を区画する第１の素子分離領域と同一の幅を持つ。このため、前記の知見から、素子分離領域の幅が小さい方が各活性領域に加わる応力が低下するので、複数の活性領域に含まれる素子同士の動作特性の差が減ずることになる。
【００１９】
第２の半導体集積回路装置において、第１の素子分離領域と第２の素子分離領域とは、設計ルールの最小寸法により形成されていることが好ましい。
【００２０】
また、第２の半導体集積回路装置は、第２の素子分離領域における複数の活性領域の反対側の領域に形成されたダミーの活性領域をさらに備え、ダミーの活性領域における素子パターン率は、複数の活性領域における素子パターン率と同一であることが好ましい。
【００２１】
本発明に係る第３の半導体集積回路装置は、それぞれが第１の素子分離領域により区画されて配置された複数の活性領域と、複数の活性領域の周辺部に第２の素子分離領域を介在させて形成されたダミーの活性領域とを備え、複数の活性領域は、第２の素子分離領域と隣接する第１の素子形成部と、該第１の素子形成部の内側に位置する第２の素子形成部とからなり、ダミーの活性領域は、第１の素子形成部に含まれる活性領域と同一の平面寸法で形成されている。
【００２２】
第３の半導体集積回路装置によると、複数の活性領域の周辺部に第２の素子分離領域を介在させて形成されたダミーの活性領域は、第１の素子形成部に含まれる活性領域と同一の平面寸法で形成されているため、第２の素子分離領域から受ける応力がダミーの活性領域と第１の素子形成部に含まれる活性領域とに均等に加わるようになるので、第２の素子分離領域と隣接する第１の素子形成部の活性領域に含まれる素子であってもその動作特性が安定する。
【００２３】
第３の半導体集積回路装置において、複数の活性領域は少なくとも２種類の異なる平面形状を有し、異なる平面形状を有する活性領域が所定の周期で交互に配置されていることが好ましい。
【００２４】
本発明に係る第４の半導体集積回路装置は、それぞれが第１の素子分離領域により区画されて配置された複数の活性領域と、複数の活性領域の周辺部に第２の素子分離領域を介在させて形成されたダミーの活性領域とを備え、複数の活性領域は少なくとも２種類の異なる平面形状を有し、異なる平面形状を有する活性領域は所定の周期で交互に配置されており、且つ複数の活性領域は第２の素子分離領域と隣接する第１の素子形成部と該第１の素子形成部の内側に位置する第２の素子形成部とからなり、ダミーの活性領域は、第２の素子形成部に含まれ且つ第１の素子形成部と隣接する活性領域と同一の平面寸法で形成されている。
【００２５】
第４の半導体集積回路装置によると、ダミーの活性領域は、複数の活性領域の内側に位置する第２の素子形成部に含まれ且つ第１の素子形成部と隣接する活性領域と同一の平面寸法で形成されている。このため、複数の活性領域が少なくとも２種類の異なる平面形状を有しており、互いに異なる平面形状を有する活性領域は所定の周期で配置されている場合に、第１の素子形成部に含まれる活性領域の素子パターンがｂパターンであり、第２の素子形成部に含まれ且つ第１の素子形成部と隣接する活性領域の素子パターンがａパターンであるとすると、ダミーの活性領域の素子パターンはａパターンとなる。従って、ダミーの活性領域を含めて、外側から内側に向かってａパターン、ｂパターン、ａパターン、…と配置されるので、第２の素子分離領域から受ける応力がダミーの活性領域と第１の素子形成部に含まれる活性領域とに均等に加わるようになる。その結果、第２の素子分離領域と隣接する第１の素子形成部の活性領域に含まれる素子であってもその動作特性がより一層安定する。
【００２６】
第３又は第４の半導体集積回路装置において、第１の素子分離領域と第２の素子分離領域とは、同一の幅寸法で形成されていることが好ましい。
【００２７】
第３又は第４の半導体集積回路装置において、第１の素子分離領域と第２の素子分離領域とは、設計ルールの最小寸法により形成されていることが好ましい。
【００２８】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００２９】
図１（ａ）は本発明の第１の実施形態に係る半導体集積回路装置の模式的な平面構成を示している。
【００３０】
図１（ａ）に示すように、第１の実施形態に係る半導体集積回路装置１は、例えば、シリコンからなる半導体基板１０上に形成され、ＭＰＥＧ（Motion Picture Experts Group）エンコード機能を有するエンコーダ部１１と、ＲＯＭ（Read Only Memory）機能を有するＲＯＭ部１２と、メモリ部１３と、外部との入出力（Ｉ／Ｏ）機能を司るＩ／Ｏ部１４とにより構成されている。
【００３１】
図１（ｂ）は図１（ａ）に示すＲＯＭ部１２における任意の領域１２ａを拡大して示している。図１（ｂ）に示すように、領域１２ａには、素子分離（Shallow Trench Insulation:ＳＴＩ）領域２０に区画された複数のダミー活性領域２１Ａ、２１Ｂ、２１Ｃが形成されている。ダミー活性領域２１Ａ、２１Ｂ、２１Ｃは、ＳＴＩ領域２０を形成した後の表面を化学機械的研磨（ＣＭＰ）法により平坦化する工程において、設計パターンの粗密により段差が生じないように、デザインマニュアルに記載されたルールに基づいて自動的に生成される。ここで、符号２２に示す第１の領域はダミー活性領域２１Ｂを含む周辺回路の角部を示し、符号２３に示す第２の領域はダミー活性領域２１Ｂを含むスタティックランダムアクセスメモリ（ＳＲＡＭ）回路の角部を示している。
【００３２】
図２は図１（ｂ）の第１の領域２２を拡大して示している。図２に示すように、ダミー活性領域２１Ｂの内側には、周辺回路形成部３１が配置され、該周辺回路形成部３１には、それぞれが内側ＳＴＩ領域３１０により区画されて配置された複数の活性領域３１１が形成されている。
【００３３】
ダミー活性領域２１Ｂと周辺回路形成部３１との間には、内側ＳＴＩ領域３１０よりも幅が大きい外側ＳＴＩ領域３２が形成されている。
【００３４】
例えば、周辺回路形成部３１における各活性領域３１１に形成されるトランジスタの動作特性の変化の要因の１つに、内側ＳＴＩ領域３１０及び外側ＳＴＩ領域３２から各活性領域３１１に加わる応力の影響が考えられる。内側ＳＴＩ領域３１０及び外側ＳＴＩ領域３２から各活性領域３１１に加わる応力は、各ＳＴＩ領域３１０、３２の幅、活性領域３１１のパターン形状、及びプロセス条件によって変化する。第１の実施形態においては、プロセス条件による応力変化については考えず、各ＳＴＩ領域３１０、３２の幅及び活性領域３１１のパターン形状について着目する。
【００３５】
以下、活性領域がＳＴＩ領域から受ける応力のＳＴＩ幅依存性を評価した結果を図面に基づいて説明する。
【００３６】
図３は評価用の活性領域３１１Ａであって、その平面寸法を２μｍ×２μｍとし、各活性領域３１１Ａを囲むＳＴＩ領域３１０Ａの幅ｄ１、ｄ２をそれぞれ０．２μｍ、０．５μｍ、１．０μｍ、２．０μｍ、及び５．０μｍに設定して評価する。ここで、符号３３はレーザ光が照射される分析範囲を示している。
【００３７】
図４（ａ）はラマン分光法により活性領域３１１Ａの中央部に対する応力を評価した結果を示している。図４からはＳＴＩ領域３１０Ａの設定幅に比例して活性領域３１１Ａに加わる圧縮応力が増大していることが分かる。
【００３８】
ここで、応力の評価方法について説明する。
【００３９】
応力の評価にはラマン分光分析法を用い、照射する光源には波長が５３２ｎｍのＹＡＧ（イットリウム、アルミニウム及びガーネット）レーザ光を用い、活性領域３１１Ａの中央部に照射されるように倍率が１５０倍のレンズを用いてレーザ光を絞っている。
【００４０】
ピークのシフト量から、基板に用いたシリコン（Ｓｉ）結晶の歪量を算出するため、ＳｉピークのリファレンスとしてＢａｒｅ−Ｓｉのラマンピークを用いている。なお、分光器は後方散乱配置とし、レーザ光をシリコンの晶帯軸の［１００］方向から照射する。
【００４１】
図５（ａ）はＳＴＩ領域３１０Ｂから活性領域３１１Ｂが受ける圧縮応力により、どの程度の範囲で応力勾配を持つかについての他の評価を行なった結果を示している。ここでは、図５（ｂ）に示すように、活性領域３１１Ｂの平面寸法を、長さが１０μｍで幅が３．０μｍの長方形状とし、ラマン分光法により、活性領域３１１ＢにおけるＳＴＩ領域３１０Ｂとの一方の端部から該活性領域３１１Ｂの中心に向かって数箇所を測定している。図５（ａ）から分かるように、ＳＴＩ領域３１０Ｂから活性領域３１１Ｂに加わる圧縮応力は、活性領域３１１Ｂの両端部において頂点を持ち、該活性領域３１１Ｂの中央部に向かうにつれて圧縮応力は低下し、ほぼ一定となることが分かる。
【００４２】
図５（ａ）においては、圧縮応力が最大となる位置は、活性領域３１１ＢにおけるＳＴＩ領域３１０Ｂとの境界から約０．５μｍ程度の内側部分であるが、実際にはＳＴＩ領域３１０Ｂに近ければ近い程圧縮応力が大きいことを他のシミュレーション法や、透過電子の回折を利用して結晶格子の歪み量を算出し該格子の歪み量を応力に換算する透過型電子顕微鏡による電子回折法（ＴＥＭ−ＥＤ法）により確認している。
【００４３】
一般に顕微ラマン分光装置は、分析範囲３３における全領域からの情報を積算して応力を算出する。このため活性領域３１１ＢとＳＴＩ領域３１０Ｂとの境界部分においては、分析範囲３３内に含まれたＳＴＩ領域３１０Ｂの底部に生じる引っ張り応力と、活性領域３１１Ｂに生じる圧縮応力とが互いに打ち消し合ってしまうため、見かけ上圧縮応力が低くなっていると考えられる。
【００４４】
本願発明者らは、図４及び図５に示す応力の評価結果から、
（１）ＳＴＩ領域の幅に比例して活性領域に加わる圧縮応力が増大すること、
（２）ＳＴＩ領域から活性領域に加わる圧縮応力はＳＴＩ領域からの距離に反比例することという２つの知見を得ている。
【００４５】
本発明においては、図４及び図５の評価結果を踏まえ、以下の説明を簡単にするために新たな概念を導入する。
【００４６】
図６（ａ）は導入する概念を図２に示した回路配置を一例として示し、図６（ｂ）は、導入する概念をより分かりやすく示すために、周辺回路部の第１の領域２２に含まれる活性領域３１１の応力値と該活性領域３１１に形成されたｎチャネルトランジスタのしきい値（Ｖth）とを示している。ここで、図６（ｂ）における縦軸は圧縮応力（σxx＋σyy）であり、上方を正方向としている。
【００４７】
図６（ａ）は従来の半導体集積回路装置における配置例と同等であり、周辺回路部における活性領域３１１同士の間に設けられた内側ＳＴＩ領域３１０の幅と、ダミー活性領域２１Ｂと周辺回路形成部３１との間に設けられた外側ＳＴＩ領域３２の幅とを比較すると、外側ＳＴＩ領域３２の幅が格段に大きい。
【００４８】
例えば、従来は、外側ＳＴＩ領域３２の幅は数μｍ程度であり、１μｍ以下のいわゆるサブミクロンサイズとなるような外側ＳＴＩ領域３２はダミー活性領域２１Ｂと周辺回路形成部３１との間には形成されない。
【００４９】
ここで、図６（ａ）及び図６（ｂ）に示すように、前述したＳＴＩ領域の幅と活性領域に加わる応力との関係から、外側ＳＴＩ領域３２は、周辺回路形成部３１に形成される活性領域３１１に応力を与える主要な領域と考えることができ、この領域を応力導入領域１００と呼ぶ。
【００５０】
次に、外側ＳＴＩ領域３２から各活性領域３１１に加わる応力は、外側ＳＴＩ領域３２からの距離に反比例することから、応力導入領域１００から周辺回路形成部３１における応力導入領域１００と隣接する第１の素子形成部３１ａには応力勾配が生じる。この応力勾配が生じる領域を応力変位領域１０１と呼ぶ。
【００５１】
さらに、周辺回路形成部３１における第１の素子形成部３１ａ以外の領域、すなわち、第１の素子形成部３１ａの内側に位置する第２の素子形成部３１ｂは、外側ＳＴＩ領域３２からの応力の影響を受けない領域であり、応力安定領域１０２と呼ぶ。
【００５２】
図７（ａ）は本発明の第１の実施形態に係る半導体集積回路装置であって、周辺回路部の角部の平面構成を示し、図７（ｂ）は図７（ａ）における活性領域の応力値と該応力を受ける活性領域に形成されたトランジスタのしきい値電圧の変化を示している。図７（ａ）において、図６（ａ）に示す構成要素と同一の構成要素には同一の符号を付している。
【００５３】
前述したように、従来の半導体集積回路装置は、周辺回路形成部３１における外側ＳＴＩ領域３２と隣接する第１の素子形成部３１ａ、すなわち応力変位領域１０１に含まれる半導体素子に対しても電気的に駆動される。すなわち、当然のことながら、応力導入領域１００から受ける応力によって素子の動作特性に差が生じている活性領域３１１をも含めて動作に供される回路が形成されている。
【００５４】
しかしながら、微細化の進展により、集積回路内における素子間の応力に起因する局所的な特性変化やノイズが回路動作のマージンの低下を引き起こすこととなり、歩留まりを悪化させる要因の１つとなっている。
【００５５】
そこで、第１の実施形態においては、周辺回路形成部３１における第１の素子形成部３１ａ（応力変位領域１０１）に含まれる活性領域３１１に形成された半導体素子に対しては電気的に駆動せず、第２の素子形成部３１ｂ（応力安定領域１０２）の半導体素子に対してのみ電気的に駆動することにより、図７（ｂ）に示すように、外側ＳＴＩ領域３２からの圧縮応力の影響を受けない半導体集積回路を実現することができる。
【００５６】
本願発明者らは、種々の検討の結果、外側ＳＴＩ領域３２から１．０μｍ程度離れて位置する活性領域３１１は、外側ＳＴＩ領域３２からの応力による影響をほとんど受けないという知見をも得ている。このとき、電気的には駆動されない応力変位領域１０１に含まれる素子に対しても、応力安定領域１０２と同様の素子構造、例えばゲート電極等を形成することが望ましい。なぜなら、各活性領域３１１に加わる応力は、外側ＳＴＩ領域３２だけでなく、活性領域に含まれるゲート電極及びコンタクト等のサイズ又はレイアウト等によっても生じると考えられるため、応力変位領域１０１に含まれる素子に対しても応力安定領域１０２と同様の素子構造を持たせることにより、応力変位領域１０１と応力安定領域１０２との間に生じる応力差をも極力抑えることができる。
【００５７】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００５８】
図８（ａ）は本発明の第２の実施形態に係る半導体集積回路装置であって、ＳＲＡＭ回路の角部の平面構成を示し、図８（ｂ）は図８（ａ）における活性領域の応力値と該応力を受ける活性領域に形成されたトランジスタのしきい値電圧の変化を示している。図８（ａ）において、図７（ａ）に示す構成要素と同一の構成要素には同一の符号を付している。
【００５９】
図８（ａ）は図１（ｂ）に示した第２の領域２３であって、ＳＲＡＭ回路の角部を拡大して表わしている。
【００６０】
図８（ａ）に示すように、第２の実施形態に係る半導体集積回路装置は、ダミー活性領域２１Ｂと、該ダミー活性領域２１Ｂの内側に配置されたＳＲＡＭ回路形成部４１とを備えている。ＳＲＡＭ回路形成部４１には、それぞれが内側ＳＴＩ領域４１０により区画されて配置された複数の活性領域４１１Ａ、４１１Ｂがｘ方向に交互に形成されている。
【００６１】
第２の実施形態の特徴として、外側ＳＴＩ領域４２と内側ＳＴＩ領域４１０とは、それぞれのｘ方向の幅ｄ１及びｄ２とが実質的に同一であり、且つ、それぞれのｙ方向の幅ｄ３及びｄ４とが実質的に同一となるように配置されている。ここで、各幅寸法ｄ１、ｄ２、ｄ３及びｄ４として、デザインマニュアルのル−ルにより規定された最小値を用いてもよい。
【００６２】
このように、第２の実施形態は、前述の第１の知見から得られた発明であり、これにより、応力導入領域１００から応力変位領域１０１に加わる圧縮応力が低減し、その結果、応力変位領域１０１に含まれる各活性領域４１１Ａ、４１１Ｂに印加される応力と、応力安定領域１０２に含まれる各活性領域４１１Ａ、４１１Ｂに印加される応力との差が低減される。
【００６３】
従って、応力導入領域１００となる外側ＳＴＩ領域４２の幅を、ＣＭＰ工程における平坦性の向上のための寸法とするのではなく、ＳＲＡＭ回路形成部４１の端部における応力変位領域１０１と応力安定領域１０２との間の互いの応力差を低減するように設定することにより、応力変位領域１０１と応力安定領域１０２との各活性領域４１１Ａ、４１１Ｂに加わる応力差が低減される。その結果、応力変位領域１０１と応力安定領域１０２とのそれぞれの活性領域４１１Ａ、４１１Ｂに形成される半導体素子同士の動作特性の差を抑えることができる。
【００６４】
これに対し、従来の半導体集積回路装置においては、デザインルールが０．１３μｍの製造プロセスを例に挙げると、ＳＲＡＭ回路の内側ＳＴＩ領域の幅は約０．２μｍであり、外側ＳＴＩ領域の幅は最小でも約１μｍである。従って、ＳＴＩ領域の幅に比例して各活性領域に加わる圧縮応力が大きくなるため、応力変位領域と応力安定領域とでは各活性領域に加わる応力値が異なり、応力変位領域と応力安定領域とにそれぞれ形成される半導体素子同士の間には動作特性に差が生じることとなる。
【００６５】
（第２の実施形態の一変形例）
以下、本発明の第２の実施形態の一変形例について図面を参照しながら説明する。
【００６６】
図９（ａ）は本発明の第２の実施形態の一変形例に係る半導体集積回路装置であって、ＳＲＡＭ回路の角部の平面構成を示し、図９（ｂ）は図９（ａ）における活性領域の応力値と該応力を受ける活性領域に形成されたトランジスタのしきい値電圧の変化を示している。図９（ａ）において、図８（ａ）に示す構成要素と同一の構成要素には同一の符号を付している。
【００６７】
ダミー活性領域２１Ｂのパターン形状及び配置が変更されると、ＳＲＡＭ回路に含まれる各活性領域４１１に加わる圧縮応力の方向及びその応力値は変化する。
【００６８】
そこで、本変形例においては、図９（ａ）に示すように、ダミー活性領域２１Ｂを複数に分割すると共に、外側ＳＴＩ領域４２のｘ方向の幅ｄ１及びｙ方向の幅ｄ３と、互いに隣接するダミー活性領域２１Ｂ同士のｘ方向の間隔ｄ５及びｙ方向の間隔ｄ６とを、内側ＳＴＩ領域４１０のｘ方向の幅ｄ２及びｙ方向の幅ｄ４とそれぞれ同一の幅に設定する。ここで、各寸法ｄ１〜ｄ６には、デザインマニュアルにより規定された最小値を用いてもよい。
【００６９】
このように、本変形例によると、ダミー活性領域２１Ｂを活性領域４１１と同等の平面形状に分割し、さらにダミー活性領域２１Ｂ同士の間隔ｄ５、ｄ６及び外側ＳＴＩ領域４２の幅ｄ１、ｄ３を、内側ＳＴＩ領域４１１の幅ｄ２、ｄ４と同等の寸法に設定している。これにより、ダミー活性領域２１Ｂのパターン率が活性領域４１１のパターン率と実質的に同等となるため、応力導入領域１００から受ける応力の、応力変位領域１０１と応力安定領域１０２との間の応力差が低減される。その結果、応力変位領域１０１と応力安定領域１０２とのそれぞれの活性領域４１１に形成される半導体素子間の動作特性の差を確実に抑制することができる。
【００７０】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【００７１】
図１０（ａ）は本発明の第３の実施形態に係る半導体集積回路装置であって、ＳＲＡＭ回路の角部の平面構成を示し、図１０（ｂ）は図１０（ａ）における活性領域の応力値と該応力を受ける活性領域に形成されたトランジスタのしきい値電圧の変化を示している。図１０（ａ）において、図９（ａ）に示す構成要素と同一の構成要素には同一の符号を付している。
【００７２】
図１０（ａ）に示すように、第３の実施形態においても、ダミー活性領域２１Ｂは複数に分割されており、第２の実施形態の一変形例と同様に、外側ＳＴＩ領域１００のｘ方向の幅ｄ１及びｙ方向の幅ｄ３と、ダミー活性領域２１Ｂ同士のｘ方向の間隔ｄ５及びｙ方向の間隔ｄ６とを、内側ＳＴＩ領域４１０のｘ方向の幅ｄ２及びｙ方向の幅ｄ４とそれぞれ同一の値に設定するか、又は各寸法ｄ１〜ｄ６をデザインマニュアルによる最小値に設定している。
【００７３】
ここで、ＳＲＡＭ回路形成部４１におけるダミー活性領域２１Ｂと隣接する領域を第１の素子形成部４１ａと呼び、ＳＲＡＭ回路形成部４１における第１の素子形成部４１ａの内側の領域を第２の素子形成部４１ｂと呼ぶ。ここで、第１の素子形成部４１ａは応力変位領域１０１と対応し、第２の素子形成部４１ｂは応力安定領域１０２と対応している。
【００７４】
第３の実施形態の特徴として、ｘ方向に配列された第１のダミー活性領域２１Ｂ１のｘ方向の幅ｄ１１は、第１の素子形成部４１ａ（応力変位領域１０１）に含まれる第１の活性領域４１１Ａのｘ方向の幅ｄ１２と同一であり、第１のダミー活性領域２１Ｂ１と隣接する第２のダミー活性領域２１Ｂ２のｘ方向の幅ｄ１３は、第１の素子形成部４１ａ（応力変位領域１０１）に含まれる第２の活性領域４１１Ｂのｘ方向の幅ｄ１４と同一である。
【００７５】
また、ｙ方向に配列された第３のダミー活性領域２１Ｂ３のｙ方向の幅ｄ１５は、第１の素子形成部４１ａ（応力変位領域１０１）に含まれる第１の活性領域４１１Ａのｙ方向の幅ｄ１６と同一である。
【００７６】
具体的には、ＳＲＡＭ回路形成部４１において、第１の活性領域４１１Ａのｘ方向の幅ｄ１２が０．３μｍで、且つそのｙ方向の幅ｄ１６が１．０μｍであり、第２の活性領域４１１Ｂのｘ方向の幅ｄ１４が０．５μｍでそれぞれ形成されている場合には、第１のダミー活性領域２１Ｂ１のｘ方向の幅ｄ１１を０．３μｍとし、第２のダミー活性領域２１Ｂ２のｘ方向の幅ｄ１３を０．５μｍとし、第３のダミー活性領域２１Ｂ３のｙ方向の幅ｄ１５を１．０μｍとする。
【００７７】
ここで、第１及び第２のダミー活性領域２１Ｂ１、２１Ｂ２の各ｙ方向の幅ｄ２１、及び第３のダミー活性領域２１Ｂ３のｘ方向の幅ｄ２２は１μｍ以上であればよい。これは、外側ＳＴＩ領域から１μｍ以上離れた活性領域４１１Ａ、４１１Ｂに対しては応力の影響が小さいためである。
【００７８】
また、各ダミー活性領域２１Ｂ１等の平面サイズをそれぞれ１μｍ以下とする場合には、各ダミー活性領域２１Ｂ１等の形成範囲を１μｍ以上となるように設定すれば同様の効果を得ることができる。
【００７９】
第３の実施形態によると、各ダミー活性領域２１Ｂ１等の幅は、それぞれ隣接する第１の素子形成部４１ａに含まれる各活性領域４１１Ａ、４１１Ｂの幅と同一値となるように設定されており、さらに、応力導入領域１００である外側ＳＴＩ領域４２の幅も内側ＳＴＩ領域４１０の幅と同一値に設定されているため、第２の実施形態及びその変形例と比べて、ＳＲＡＭ回路形成部４１の端部に位置する各活性領域４１１Ａ、４１１Ｂに加わる圧縮応力の状態も、ＳＲＡＭ回路形成部４１の中央部に加わる圧縮応力の状態により近くなる。
【００８０】
このように、ダミー活性領域２１Ｂの形成ルールを変更することにより、応力変位領域１０１と応力安定領域１０２との間の応力差を低減することが可能となり、その結果、該応力変位領域１０１と応力安定領域１０２とにそれぞれ形成される半導体素子間の動作特性の差を抑えることが可能となる。
【００８１】
（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照しながら説明する。
【００８２】
図１１（ａ）は本発明の第４の実施形態に係る半導体集積回路装置であって、ＳＲＡＭ回路の角部の平面構成を示し、図１１（ｂ）は図１１（ａ）における活性領域の応力値と該応力を受ける活性領域に形成されたトランジスタのしきい値電圧の変化を示している。図１１（ａ）において、図１０（ａ）に示す構成要素と同一の構成要素には同一の符号を付している。
【００８３】
図１１（ａ）に示すように、第４の実施形態においては、ダミー活性領域２１Ｂは複数に分割されており、外側ＳＴＩ領域１００のｘ方向の幅ｄ１は、第２の素子形成部４１ｂ（応力安定領域１０２）における内側ＳＴＩ領域４１０のｘ方向の幅ｄ２と同一とし、外側ＳＴＩ領域１００のｙ方向の幅ｄ３は、第２の素子形成部４１ｂ（応力安定領域１０２）における内側ＳＴＩ領域４１０のｙ方向の幅ｄ４及びｄ５と同一の値に設定するか、又は各寸法ｄ１〜ｄ５をデザインマニュアルによる最小値に設定している。
【００８４】
第４の実施形態の特徴として、ｘ方向に配列された第１のダミー活性領域２１Ｂ１のｘ方向の幅ｄ１１は、第２の素子形成部４１ｂ（応力安定領域１０２）に含まれる第１の活性領域４１１Ａのｘ方向の幅ｄ３１と同一であり、第１のダミー活性領域２１Ｂ１と隣接する第２のダミー活性領域２１Ｂ２のｘ方向の幅ｄ１３は、第２の素子形成部４１ｂ（応力安定領域１０２）に含まれる第２の活性領域４１１Ｂのｘ方向の幅ｄ３２と同一である。
【００８５】
また、ｙ方向に配列された第３のダミー活性領域２１Ｂ３のｙ方向の幅ｄ１５は、第２の素子形成部４１ｂ（応力安定領域１０２）に含まれる第２の活性領域４１１Ｂのｙ方向の幅ｄ３３と同一である。
【００８６】
このように、第４の実施形態においては、複数に分割したダミー活性領域２１Ｂ１、２１Ｂ２、２１Ｂ３等の平面形状を、ＳＲＡＭ回路形成部４１に形成される活性領域４１１Ａ、４１１Ｂの繰り返し周期と等しくなるように各ダミー活性領域２１Ｂ１等の各辺を決定する。
【００８７】
具体例として、ＳＲＡＭ回路形成部４１において、第１の活性領域４１１Ａのｘ方向の幅ｄ３１が０．３μｍであり、第２の活性領域４１１Ｂのｘ方向の幅ｄ３２が０．５μｍであり、そのｙ方向の幅ｄ３３が１．５μｍでそれぞれ形成されている場合には、第１のダミー活性領域２１Ｂ１のｘ方向の幅ｄ１１を０．３μｍとし、第２のダミー活性領域２１Ｂ２のｘ方向の幅ｄ１３を０．５μｍとし、第３のダミー活性領域２１Ｂ３のｙ方向の幅ｄ１５を１．５μｍとする。
【００８８】
ここで、第１及び第２のダミー活性領域２１Ｂ１、２１Ｂ２の各ｙ方向の幅ｄ２１、及び第３のダミー活性領域２１Ｂ３のｘ方向の幅ｄ２２は１μｍ以上であればよい。これは、外側ＳＴＩ領域から１μｍ以上離れた活性領域４１１Ａ、４１１Ｂに対しては応力の影響が小さいためである。
【００８９】
また、各ダミー活性領域２１Ｂ１等の平面サイズをそれぞれ１μｍ以下とする場合には、各ダミー活性領域２１Ｂ１等の形成範囲を１μｍ以上となるように設定すれば同様の効果を得ることができる。
【００９０】
以上説明したように、第４の実施形態においては、ダミー活性領域２１Ｂ１等及び外側ＳＴＩ領域４２の平面寸法を、例えばＳＲＡＭ回路形成部４１の第１の活性領域４１１Ａと第２の活性領域４１１Ｂとの繰り返しパターンと一致させるようにしている。
【００９１】
すなわち、ダミー活性領域２１Ｂ１等を、各活性領域４１１Ａ、４１１Ｂの繰り返しパターンを崩すことなく形成するため、応力変位領域１０１と応力安定領域１０２とに形成される活性領域４１１Ａ、４１１Ｂに加わる応力の差がさらに低減されるので、該応力変位領域１０１と応力安定領域１０１とにそれぞれ形成される半導体素子間の動作特性の差をより一層抑制することができる。
【００９２】
【発明の効果】
本発明に係る第１の半導体集積回路装置によると、複数の活性領域の周辺部に形成され第１の素子分離領域よりも大きい幅を持つ第２の素子形成領域から離れて位置する第２の素子形成部に含まれる素子のみを動作させるため、第２の素子形成部に含まれる素子の動作特性の差を生じないようにすることができる。
【００９３】
本発明に係る第２〜第４の半導体集積回路装置によると、第２の素子分離領域と隣接する第１の素子形成部の活性領域に含まれる素子であっても、その動作特性を安定させることができる。
【図面の簡単な説明】
【図１】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体集積回路装置を示し、（ａ）は模式的な平面図であり、（ｂ）は部分的な拡大平面図である。
【図２】図１（ｂ）に示す一部の領域を拡大した平面図である。
【図３】本発明の知見を説明するための活性領域パターンの部分的な拡大平面図である。
【図４】図３に示した活性領域パターンの評価結果を示す、素子分離領域に起因する応力の幅寸法依存性を示すグラフである。
【図５】（ａ）は本発明の他の知見を説明するためのグラフであって、素子分離領域に起因する応力の位置依存性を示すグラフである。（ｂ）は評価用の活性領域パターンを示す平面図である。
【図６】（ａ）は本発明の概念を説明するための、従来の活性領域とダミー活性領域とを含む部分を示す拡大平面図である。（ｂ）は（ａ）と対応する領域の応力とトランジスタのしきい値電圧とを示すグラフである。
【図７】（ａ）は本発明の第１の実施形態に係る半導体集積回路装置における活性領域とダミー活性領域とを含む部分を示す拡大平面図である。（ｂ）は（ａ）と対応する領域の応力とトランジスタのしきい値電圧とを示すグラフである。
【図８】（ａ）は本発明の第２の実施形態に係る半導体集積回路装置における活性領域とダミー活性領域とを含む部分を示す拡大平面図である。（ｂ）は（ａ）と対応する領域の応力とトランジスタのしきい値電圧とを示すグラフである。
【図９】（ａ）は本発明の第２の実施形態の一変形例に係る半導体集積回路装置における活性領域とダミー活性領域とを含む部分を示す拡大平面図である。（ｂ）は（ａ）と対応する領域の応力とトランジスタのしきい値電圧とを示すグラフである。
【図１０】（ａ）は本発明の第３の実施形態に係る半導体集積回路装置における活性領域とダミー活性領域とを含む部分を示す拡大平面図である。（ｂ）は（ａ）と対応する領域の応力とトランジスタのしきい値電圧とを示すグラフである。
【図１１】（ａ）は本発明の第４の実施形態に係る半導体集積回路装置における活性領域とダミー活性領域とを含む部分を示す拡大平面図である。（ｂ）は（ａ）と対応する領域の応力とトランジスタのしきい値電圧とを示すグラフである。
【図１２】（ａ）及び（ｂ）は従来の半導体集積回路装置を示し、（ａ）は部分的な平面図であり、（ｂ）は（ａ）のＸIIｂ−ＸIIｂ線における断面図である。
【符号の説明】
１ 半導体集積回路装置
１０ 半導体基板
１１ エンコーダ部
１２ ＲＯＭ部
１３ メモリ部
１４ 入出力（Ｉ／Ｏ）部
２０ 素子分離領域
２１Ａ ダミー活性領域
２１Ｂ ダミー活性領域
２１Ｂ１ 第１のダミー活性領域
２１Ｂ２ 第２のダミー活性領域
２１Ｂ３ 第３のダミー活性領域
２１Ｃ ダミー活性領域
２２ 第１の領域
２３ 第２の領域
３１ 周辺回路形成部
３１ａ 第１の素子形成部
３１ｂ 第２の素子形成部
３１０ 内側ＳＴＩ領域（第１の素子分離領域）
３１０Ａ 内側ＳＴＩ領域（第１の素子分離領域）
３１０Ｂ ＳＴＩ領域
３１１ 活性領域
３１１Ａ 活性領域
３１１Ｂ 活性領域
３２ 外側ＳＴＩ領域（第２の素子分離領域）
３３ 分析範囲
４１ ＳＲＡＭ回路形成部
４１０ 内側ＳＴＩ領域（第１の素子分離領域）
４１１Ａ 第１の活性領域
４１１Ｂ 第２の活性領域
４２ 外側ＳＴＩ領域（第２の素子分離領域）
１００ 応力導入領域
１０１ 応力変位領域
１０２ 応力安定領域
【発明の属する技術分野】
本発明は、半導体集積回路装置（ＬＳＩ）に関し、特に素子分離領域がデバイスの活性領域に与える応力に起因するデバイスの動作特性の変化を防止又は抑制する半導体集積回路装置に関する。
【０００２】
【従来の技術】
従来の半導体集積回路装置を図１２に基づいて説明する（例えば、特許文献１参照。）。
【０００３】
図１２（ａ）及び図１２（ｂ）に示すように、シリコンからなる半導体基板２００に形成されたダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置であって、メモリセル２１０と周辺回路２１３との間には、センスアンプを構成するｐチャネルトランジスタ領域２１１及びｎチャネルトランジスタ領域２１２が互いに間隔をおいて配置され、メモリセル２１０、ｐチャネルトランジスタ領域２１１、ｎチャネルトランジスタ領域２１２及び周辺回路２１３のそれぞれの間には、互いに並行して延びる素子分離（ＳＴＩ）領域２０１に挟まれてなる複数の応力干渉防止パターン２１５が形成されている。
【０００４】
このダミーの活性領域である応力干渉防止パターン２１５により、例えば、ｐチャネルトランジスタ領域２１１とｎチャネルトランジスタ領域２１２との活性領域に生じる、素子分離領域２０１に起因する応力の差が低減されて、ｐチャネルトランジスタとｎチャネルトランジスタとのしきい値電圧（Ｖth）の差によるセンスアンプの感度の低下が抑えられる。
【０００５】
【特許文献】
特開２００１−３３２７０６号公報（第１図）
【０００６】
【発明が解決しようとする課題】
しかしながら、前記従来の半導体集積回路装置は、ｐチャネルトランジスタ及びｎチャネルトランジスタのように、差動動作するトランジスタ間の活性領域に限定した特定の素子パターンにおける応力干渉を低減するものに過ぎない。
【０００７】
近年、半導体集積回路装置の微細化が進展しその構造が複雑化するなかで、デバイスを形成する活性領域の端部と該活性領域の中央部とに応力差が生じ、この応力差に起因するトランジスタの動作特性の変化が無視できなくなってきている。応力によるトランジスタの動作特性の変化には、例えばしきい値電圧の変動や駆動電流の変動があり、これらの特性変化によって集積回路の１／ｆノイズが増大し、また、駆動タイミングのマージンが減少するという現象が顕著となる。
【０００８】
本発明は、前記従来の問題を解決し、デバイスの活性領域の端部とその中央部とにおける応力差を低減して、該端部と中央部とに生じる応力差による半導体素子の動作特性の変化を低減しさらには防止できるようにすることを目的とする。
【０００９】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、半導体集積回路装置を構成する複数のデバイス形成領域（活性領域）におけるトランジスタ間の電気的な特性差の原因の１つとして、活性領域同士を互いに区画する素子分離領域から各活性領域が受ける応力に注目し、以下の４通りの手段を講じる。
【００１０】
（１）複数の活性領域の周辺部に設けられた素子分離領域との隣接部分に含まれる活性領域のデバイスは電気的に駆動しないようにする。
【００１１】
（２）活性領域同士を区画する第１の素子分離領域の幅と、該複数の活性領域の周辺部に設けられる第２の素子分離領域との幅を同一とする。
【００１２】
（３）複数の活性領域の周辺部に位置する素子分離領域に設けられるダミーの活性領域の設計寸法（平面寸法）を活性領域の設計寸法に合わせる。
【００１３】
（４）複数の活性領域の周辺部に位置する素子分離領域に設けられるダミーの活性領域の設計寸法（平面寸法）を、複数の活性領域の周縁部（端部）の内側に位置する活性領域の設計寸法に合わせる。
【００１４】
具体的に、本発明に係る第１の半導体集積回路装置は、それぞれが第１の素子分離領域により区画されて配置された複数の活性領域と、複数の活性領域の周辺部に形成され、第１の素子分離領域よりも大きい幅を持つ第２の素子分離領域とを備え、複数の活性領域は、第２の素子分離領域と隣接する第１の素子形成部と、該第１の素子形成部の内側に位置する第２の素子形成部とからなり、第２の素子形成部に含まれる素子のみが電気的に駆動される。
【００１５】
第１の半導体集積回路装置によると、複数の活性領域を第２の素子分離領域と隣接する第１の素子形成部とその内側に位置する第２の素子形成部とに分割し、内側に位置する第２の素子形成部に含まれる素子のみを電気的に駆動する。ここで、第２の素子形成部は、複数の活性領域の周辺部に形成され且つ第１の素子分離領域よりも大きい幅を持つ第２の素子形成領域から離れて位置するため、該第２の素子形成部に含まれる素子は、第２の素子分離領域に起因する応力を受けにくく、その結果、第２の素子形成部に含まれる素子同士には動作特性に差が生じなくなる。
【００１６】
第１の半導体集積回路装置において、第１の素子形成部は第２の素子分離領域を構成する材料に起因する応力が該第２の素子分離領域との距離により変位する応力変位領域であり、第２の素子形成部は第２の素子分離領域を構成する材料に起因する応力が該第２の素子分離領域との距離により変位しない応力安定領域であることが好ましい。本願発明者らは、後述するように、素子分離領域の幅に比例して活性領域に加わる応力が増加すること、及び素子分離領域から活性領域に加わる応力が素子分離領域からの距離に反比例することを知見として得ている。従って、第２の素子形成領域から離れた第２の素子形成部を、第２の素子分離領域を構成する材料に起因する応力を受けにくい応力安定領域とすることにより、第２の素子形成部における素子の動作特性を確実に安定させることができる。
【００１７】
本発明に係る第２の半導体集積回路装置は、それぞれが第１の素子分離領域により区画されて配置された複数の活性領域と、複数の活性領域の周辺部に形成され、第１の素子分離領域と同一の幅を持つ第２の素子分離領域とを備えている。
【００１８】
第２の半導体集積回路装置によると、複数の活性領域の周辺部に形成される第２の素子分離領域の幅は、複数の活性領域同士を区画する第１の素子分離領域と同一の幅を持つ。このため、前記の知見から、素子分離領域の幅が小さい方が各活性領域に加わる応力が低下するので、複数の活性領域に含まれる素子同士の動作特性の差が減ずることになる。
【００１９】
第２の半導体集積回路装置において、第１の素子分離領域と第２の素子分離領域とは、設計ルールの最小寸法により形成されていることが好ましい。
【００２０】
また、第２の半導体集積回路装置は、第２の素子分離領域における複数の活性領域の反対側の領域に形成されたダミーの活性領域をさらに備え、ダミーの活性領域における素子パターン率は、複数の活性領域における素子パターン率と同一であることが好ましい。
【００２１】
本発明に係る第３の半導体集積回路装置は、それぞれが第１の素子分離領域により区画されて配置された複数の活性領域と、複数の活性領域の周辺部に第２の素子分離領域を介在させて形成されたダミーの活性領域とを備え、複数の活性領域は、第２の素子分離領域と隣接する第１の素子形成部と、該第１の素子形成部の内側に位置する第２の素子形成部とからなり、ダミーの活性領域は、第１の素子形成部に含まれる活性領域と同一の平面寸法で形成されている。
【００２２】
第３の半導体集積回路装置によると、複数の活性領域の周辺部に第２の素子分離領域を介在させて形成されたダミーの活性領域は、第１の素子形成部に含まれる活性領域と同一の平面寸法で形成されているため、第２の素子分離領域から受ける応力がダミーの活性領域と第１の素子形成部に含まれる活性領域とに均等に加わるようになるので、第２の素子分離領域と隣接する第１の素子形成部の活性領域に含まれる素子であってもその動作特性が安定する。
【００２３】
第３の半導体集積回路装置において、複数の活性領域は少なくとも２種類の異なる平面形状を有し、異なる平面形状を有する活性領域が所定の周期で交互に配置されていることが好ましい。
【００２４】
本発明に係る第４の半導体集積回路装置は、それぞれが第１の素子分離領域により区画されて配置された複数の活性領域と、複数の活性領域の周辺部に第２の素子分離領域を介在させて形成されたダミーの活性領域とを備え、複数の活性領域は少なくとも２種類の異なる平面形状を有し、異なる平面形状を有する活性領域は所定の周期で交互に配置されており、且つ複数の活性領域は第２の素子分離領域と隣接する第１の素子形成部と該第１の素子形成部の内側に位置する第２の素子形成部とからなり、ダミーの活性領域は、第２の素子形成部に含まれ且つ第１の素子形成部と隣接する活性領域と同一の平面寸法で形成されている。
【００２５】
第４の半導体集積回路装置によると、ダミーの活性領域は、複数の活性領域の内側に位置する第２の素子形成部に含まれ且つ第１の素子形成部と隣接する活性領域と同一の平面寸法で形成されている。このため、複数の活性領域が少なくとも２種類の異なる平面形状を有しており、互いに異なる平面形状を有する活性領域は所定の周期で配置されている場合に、第１の素子形成部に含まれる活性領域の素子パターンがｂパターンであり、第２の素子形成部に含まれ且つ第１の素子形成部と隣接する活性領域の素子パターンがａパターンであるとすると、ダミーの活性領域の素子パターンはａパターンとなる。従って、ダミーの活性領域を含めて、外側から内側に向かってａパターン、ｂパターン、ａパターン、…と配置されるので、第２の素子分離領域から受ける応力がダミーの活性領域と第１の素子形成部に含まれる活性領域とに均等に加わるようになる。その結果、第２の素子分離領域と隣接する第１の素子形成部の活性領域に含まれる素子であってもその動作特性がより一層安定する。
【００２６】
第３又は第４の半導体集積回路装置において、第１の素子分離領域と第２の素子分離領域とは、同一の幅寸法で形成されていることが好ましい。
【００２７】
第３又は第４の半導体集積回路装置において、第１の素子分離領域と第２の素子分離領域とは、設計ルールの最小寸法により形成されていることが好ましい。
【００２８】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００２９】
図１（ａ）は本発明の第１の実施形態に係る半導体集積回路装置の模式的な平面構成を示している。
【００３０】
図１（ａ）に示すように、第１の実施形態に係る半導体集積回路装置１は、例えば、シリコンからなる半導体基板１０上に形成され、ＭＰＥＧ（Motion Picture Experts Group）エンコード機能を有するエンコーダ部１１と、ＲＯＭ（Read Only Memory）機能を有するＲＯＭ部１２と、メモリ部１３と、外部との入出力（Ｉ／Ｏ）機能を司るＩ／Ｏ部１４とにより構成されている。
【００３１】
図１（ｂ）は図１（ａ）に示すＲＯＭ部１２における任意の領域１２ａを拡大して示している。図１（ｂ）に示すように、領域１２ａには、素子分離（Shallow Trench Insulation:ＳＴＩ）領域２０に区画された複数のダミー活性領域２１Ａ、２１Ｂ、２１Ｃが形成されている。ダミー活性領域２１Ａ、２１Ｂ、２１Ｃは、ＳＴＩ領域２０を形成した後の表面を化学機械的研磨（ＣＭＰ）法により平坦化する工程において、設計パターンの粗密により段差が生じないように、デザインマニュアルに記載されたルールに基づいて自動的に生成される。ここで、符号２２に示す第１の領域はダミー活性領域２１Ｂを含む周辺回路の角部を示し、符号２３に示す第２の領域はダミー活性領域２１Ｂを含むスタティックランダムアクセスメモリ（ＳＲＡＭ）回路の角部を示している。
【００３２】
図２は図１（ｂ）の第１の領域２２を拡大して示している。図２に示すように、ダミー活性領域２１Ｂの内側には、周辺回路形成部３１が配置され、該周辺回路形成部３１には、それぞれが内側ＳＴＩ領域３１０により区画されて配置された複数の活性領域３１１が形成されている。
【００３３】
ダミー活性領域２１Ｂと周辺回路形成部３１との間には、内側ＳＴＩ領域３１０よりも幅が大きい外側ＳＴＩ領域３２が形成されている。
【００３４】
例えば、周辺回路形成部３１における各活性領域３１１に形成されるトランジスタの動作特性の変化の要因の１つに、内側ＳＴＩ領域３１０及び外側ＳＴＩ領域３２から各活性領域３１１に加わる応力の影響が考えられる。内側ＳＴＩ領域３１０及び外側ＳＴＩ領域３２から各活性領域３１１に加わる応力は、各ＳＴＩ領域３１０、３２の幅、活性領域３１１のパターン形状、及びプロセス条件によって変化する。第１の実施形態においては、プロセス条件による応力変化については考えず、各ＳＴＩ領域３１０、３２の幅及び活性領域３１１のパターン形状について着目する。
【００３５】
以下、活性領域がＳＴＩ領域から受ける応力のＳＴＩ幅依存性を評価した結果を図面に基づいて説明する。
【００３６】
図３は評価用の活性領域３１１Ａであって、その平面寸法を２μｍ×２μｍとし、各活性領域３１１Ａを囲むＳＴＩ領域３１０Ａの幅ｄ１、ｄ２をそれぞれ０．２μｍ、０．５μｍ、１．０μｍ、２．０μｍ、及び５．０μｍに設定して評価する。ここで、符号３３はレーザ光が照射される分析範囲を示している。
【００３７】
図４（ａ）はラマン分光法により活性領域３１１Ａの中央部に対する応力を評価した結果を示している。図４からはＳＴＩ領域３１０Ａの設定幅に比例して活性領域３１１Ａに加わる圧縮応力が増大していることが分かる。
【００３８】
ここで、応力の評価方法について説明する。
【００３９】
応力の評価にはラマン分光分析法を用い、照射する光源には波長が５３２ｎｍのＹＡＧ（イットリウム、アルミニウム及びガーネット）レーザ光を用い、活性領域３１１Ａの中央部に照射されるように倍率が１５０倍のレンズを用いてレーザ光を絞っている。
【００４０】
ピークのシフト量から、基板に用いたシリコン（Ｓｉ）結晶の歪量を算出するため、ＳｉピークのリファレンスとしてＢａｒｅ−Ｓｉのラマンピークを用いている。なお、分光器は後方散乱配置とし、レーザ光をシリコンの晶帯軸の［１００］方向から照射する。
【００４１】
図５（ａ）はＳＴＩ領域３１０Ｂから活性領域３１１Ｂが受ける圧縮応力により、どの程度の範囲で応力勾配を持つかについての他の評価を行なった結果を示している。ここでは、図５（ｂ）に示すように、活性領域３１１Ｂの平面寸法を、長さが１０μｍで幅が３．０μｍの長方形状とし、ラマン分光法により、活性領域３１１ＢにおけるＳＴＩ領域３１０Ｂとの一方の端部から該活性領域３１１Ｂの中心に向かって数箇所を測定している。図５（ａ）から分かるように、ＳＴＩ領域３１０Ｂから活性領域３１１Ｂに加わる圧縮応力は、活性領域３１１Ｂの両端部において頂点を持ち、該活性領域３１１Ｂの中央部に向かうにつれて圧縮応力は低下し、ほぼ一定となることが分かる。
【００４２】
図５（ａ）においては、圧縮応力が最大となる位置は、活性領域３１１ＢにおけるＳＴＩ領域３１０Ｂとの境界から約０．５μｍ程度の内側部分であるが、実際にはＳＴＩ領域３１０Ｂに近ければ近い程圧縮応力が大きいことを他のシミュレーション法や、透過電子の回折を利用して結晶格子の歪み量を算出し該格子の歪み量を応力に換算する透過型電子顕微鏡による電子回折法（ＴＥＭ−ＥＤ法）により確認している。
【００４３】
一般に顕微ラマン分光装置は、分析範囲３３における全領域からの情報を積算して応力を算出する。このため活性領域３１１ＢとＳＴＩ領域３１０Ｂとの境界部分においては、分析範囲３３内に含まれたＳＴＩ領域３１０Ｂの底部に生じる引っ張り応力と、活性領域３１１Ｂに生じる圧縮応力とが互いに打ち消し合ってしまうため、見かけ上圧縮応力が低くなっていると考えられる。
【００４４】
本願発明者らは、図４及び図５に示す応力の評価結果から、
（１）ＳＴＩ領域の幅に比例して活性領域に加わる圧縮応力が増大すること、
（２）ＳＴＩ領域から活性領域に加わる圧縮応力はＳＴＩ領域からの距離に反比例することという２つの知見を得ている。
【００４５】
本発明においては、図４及び図５の評価結果を踏まえ、以下の説明を簡単にするために新たな概念を導入する。
【００４６】
図６（ａ）は導入する概念を図２に示した回路配置を一例として示し、図６（ｂ）は、導入する概念をより分かりやすく示すために、周辺回路部の第１の領域２２に含まれる活性領域３１１の応力値と該活性領域３１１に形成されたｎチャネルトランジスタのしきい値（Ｖth）とを示している。ここで、図６（ｂ）における縦軸は圧縮応力（σxx＋σyy）であり、上方を正方向としている。
【００４７】
図６（ａ）は従来の半導体集積回路装置における配置例と同等であり、周辺回路部における活性領域３１１同士の間に設けられた内側ＳＴＩ領域３１０の幅と、ダミー活性領域２１Ｂと周辺回路形成部３１との間に設けられた外側ＳＴＩ領域３２の幅とを比較すると、外側ＳＴＩ領域３２の幅が格段に大きい。
【００４８】
例えば、従来は、外側ＳＴＩ領域３２の幅は数μｍ程度であり、１μｍ以下のいわゆるサブミクロンサイズとなるような外側ＳＴＩ領域３２はダミー活性領域２１Ｂと周辺回路形成部３１との間には形成されない。
【００４９】
ここで、図６（ａ）及び図６（ｂ）に示すように、前述したＳＴＩ領域の幅と活性領域に加わる応力との関係から、外側ＳＴＩ領域３２は、周辺回路形成部３１に形成される活性領域３１１に応力を与える主要な領域と考えることができ、この領域を応力導入領域１００と呼ぶ。
【００５０】
次に、外側ＳＴＩ領域３２から各活性領域３１１に加わる応力は、外側ＳＴＩ領域３２からの距離に反比例することから、応力導入領域１００から周辺回路形成部３１における応力導入領域１００と隣接する第１の素子形成部３１ａには応力勾配が生じる。この応力勾配が生じる領域を応力変位領域１０１と呼ぶ。
【００５１】
さらに、周辺回路形成部３１における第１の素子形成部３１ａ以外の領域、すなわち、第１の素子形成部３１ａの内側に位置する第２の素子形成部３１ｂは、外側ＳＴＩ領域３２からの応力の影響を受けない領域であり、応力安定領域１０２と呼ぶ。
【００５２】
図７（ａ）は本発明の第１の実施形態に係る半導体集積回路装置であって、周辺回路部の角部の平面構成を示し、図７（ｂ）は図７（ａ）における活性領域の応力値と該応力を受ける活性領域に形成されたトランジスタのしきい値電圧の変化を示している。図７（ａ）において、図６（ａ）に示す構成要素と同一の構成要素には同一の符号を付している。
【００５３】
前述したように、従来の半導体集積回路装置は、周辺回路形成部３１における外側ＳＴＩ領域３２と隣接する第１の素子形成部３１ａ、すなわち応力変位領域１０１に含まれる半導体素子に対しても電気的に駆動される。すなわち、当然のことながら、応力導入領域１００から受ける応力によって素子の動作特性に差が生じている活性領域３１１をも含めて動作に供される回路が形成されている。
【００５４】
しかしながら、微細化の進展により、集積回路内における素子間の応力に起因する局所的な特性変化やノイズが回路動作のマージンの低下を引き起こすこととなり、歩留まりを悪化させる要因の１つとなっている。
【００５５】
そこで、第１の実施形態においては、周辺回路形成部３１における第１の素子形成部３１ａ（応力変位領域１０１）に含まれる活性領域３１１に形成された半導体素子に対しては電気的に駆動せず、第２の素子形成部３１ｂ（応力安定領域１０２）の半導体素子に対してのみ電気的に駆動することにより、図７（ｂ）に示すように、外側ＳＴＩ領域３２からの圧縮応力の影響を受けない半導体集積回路を実現することができる。
【００５６】
本願発明者らは、種々の検討の結果、外側ＳＴＩ領域３２から１．０μｍ程度離れて位置する活性領域３１１は、外側ＳＴＩ領域３２からの応力による影響をほとんど受けないという知見をも得ている。このとき、電気的には駆動されない応力変位領域１０１に含まれる素子に対しても、応力安定領域１０２と同様の素子構造、例えばゲート電極等を形成することが望ましい。なぜなら、各活性領域３１１に加わる応力は、外側ＳＴＩ領域３２だけでなく、活性領域に含まれるゲート電極及びコンタクト等のサイズ又はレイアウト等によっても生じると考えられるため、応力変位領域１０１に含まれる素子に対しても応力安定領域１０２と同様の素子構造を持たせることにより、応力変位領域１０１と応力安定領域１０２との間に生じる応力差をも極力抑えることができる。
【００５７】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００５８】
図８（ａ）は本発明の第２の実施形態に係る半導体集積回路装置であって、ＳＲＡＭ回路の角部の平面構成を示し、図８（ｂ）は図８（ａ）における活性領域の応力値と該応力を受ける活性領域に形成されたトランジスタのしきい値電圧の変化を示している。図８（ａ）において、図７（ａ）に示す構成要素と同一の構成要素には同一の符号を付している。
【００５９】
図８（ａ）は図１（ｂ）に示した第２の領域２３であって、ＳＲＡＭ回路の角部を拡大して表わしている。
【００６０】
図８（ａ）に示すように、第２の実施形態に係る半導体集積回路装置は、ダミー活性領域２１Ｂと、該ダミー活性領域２１Ｂの内側に配置されたＳＲＡＭ回路形成部４１とを備えている。ＳＲＡＭ回路形成部４１には、それぞれが内側ＳＴＩ領域４１０により区画されて配置された複数の活性領域４１１Ａ、４１１Ｂがｘ方向に交互に形成されている。
【００６１】
第２の実施形態の特徴として、外側ＳＴＩ領域４２と内側ＳＴＩ領域４１０とは、それぞれのｘ方向の幅ｄ１及びｄ２とが実質的に同一であり、且つ、それぞれのｙ方向の幅ｄ３及びｄ４とが実質的に同一となるように配置されている。ここで、各幅寸法ｄ１、ｄ２、ｄ３及びｄ４として、デザインマニュアルのル−ルにより規定された最小値を用いてもよい。
【００６２】
このように、第２の実施形態は、前述の第１の知見から得られた発明であり、これにより、応力導入領域１００から応力変位領域１０１に加わる圧縮応力が低減し、その結果、応力変位領域１０１に含まれる各活性領域４１１Ａ、４１１Ｂに印加される応力と、応力安定領域１０２に含まれる各活性領域４１１Ａ、４１１Ｂに印加される応力との差が低減される。
【００６３】
従って、応力導入領域１００となる外側ＳＴＩ領域４２の幅を、ＣＭＰ工程における平坦性の向上のための寸法とするのではなく、ＳＲＡＭ回路形成部４１の端部における応力変位領域１０１と応力安定領域１０２との間の互いの応力差を低減するように設定することにより、応力変位領域１０１と応力安定領域１０２との各活性領域４１１Ａ、４１１Ｂに加わる応力差が低減される。その結果、応力変位領域１０１と応力安定領域１０２とのそれぞれの活性領域４１１Ａ、４１１Ｂに形成される半導体素子同士の動作特性の差を抑えることができる。
【００６４】
これに対し、従来の半導体集積回路装置においては、デザインルールが０．１３μｍの製造プロセスを例に挙げると、ＳＲＡＭ回路の内側ＳＴＩ領域の幅は約０．２μｍであり、外側ＳＴＩ領域の幅は最小でも約１μｍである。従って、ＳＴＩ領域の幅に比例して各活性領域に加わる圧縮応力が大きくなるため、応力変位領域と応力安定領域とでは各活性領域に加わる応力値が異なり、応力変位領域と応力安定領域とにそれぞれ形成される半導体素子同士の間には動作特性に差が生じることとなる。
【００６５】
（第２の実施形態の一変形例）
以下、本発明の第２の実施形態の一変形例について図面を参照しながら説明する。
【００６６】
図９（ａ）は本発明の第２の実施形態の一変形例に係る半導体集積回路装置であって、ＳＲＡＭ回路の角部の平面構成を示し、図９（ｂ）は図９（ａ）における活性領域の応力値と該応力を受ける活性領域に形成されたトランジスタのしきい値電圧の変化を示している。図９（ａ）において、図８（ａ）に示す構成要素と同一の構成要素には同一の符号を付している。
【００６７】
ダミー活性領域２１Ｂのパターン形状及び配置が変更されると、ＳＲＡＭ回路に含まれる各活性領域４１１に加わる圧縮応力の方向及びその応力値は変化する。
【００６８】
そこで、本変形例においては、図９（ａ）に示すように、ダミー活性領域２１Ｂを複数に分割すると共に、外側ＳＴＩ領域４２のｘ方向の幅ｄ１及びｙ方向の幅ｄ３と、互いに隣接するダミー活性領域２１Ｂ同士のｘ方向の間隔ｄ５及びｙ方向の間隔ｄ６とを、内側ＳＴＩ領域４１０のｘ方向の幅ｄ２及びｙ方向の幅ｄ４とそれぞれ同一の幅に設定する。ここで、各寸法ｄ１〜ｄ６には、デザインマニュアルにより規定された最小値を用いてもよい。
【００６９】
このように、本変形例によると、ダミー活性領域２１Ｂを活性領域４１１と同等の平面形状に分割し、さらにダミー活性領域２１Ｂ同士の間隔ｄ５、ｄ６及び外側ＳＴＩ領域４２の幅ｄ１、ｄ３を、内側ＳＴＩ領域４１１の幅ｄ２、ｄ４と同等の寸法に設定している。これにより、ダミー活性領域２１Ｂのパターン率が活性領域４１１のパターン率と実質的に同等となるため、応力導入領域１００から受ける応力の、応力変位領域１０１と応力安定領域１０２との間の応力差が低減される。その結果、応力変位領域１０１と応力安定領域１０２とのそれぞれの活性領域４１１に形成される半導体素子間の動作特性の差を確実に抑制することができる。
【００７０】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【００７１】
図１０（ａ）は本発明の第３の実施形態に係る半導体集積回路装置であって、ＳＲＡＭ回路の角部の平面構成を示し、図１０（ｂ）は図１０（ａ）における活性領域の応力値と該応力を受ける活性領域に形成されたトランジスタのしきい値電圧の変化を示している。図１０（ａ）において、図９（ａ）に示す構成要素と同一の構成要素には同一の符号を付している。
【００７２】
図１０（ａ）に示すように、第３の実施形態においても、ダミー活性領域２１Ｂは複数に分割されており、第２の実施形態の一変形例と同様に、外側ＳＴＩ領域１００のｘ方向の幅ｄ１及びｙ方向の幅ｄ３と、ダミー活性領域２１Ｂ同士のｘ方向の間隔ｄ５及びｙ方向の間隔ｄ６とを、内側ＳＴＩ領域４１０のｘ方向の幅ｄ２及びｙ方向の幅ｄ４とそれぞれ同一の値に設定するか、又は各寸法ｄ１〜ｄ６をデザインマニュアルによる最小値に設定している。
【００７３】
ここで、ＳＲＡＭ回路形成部４１におけるダミー活性領域２１Ｂと隣接する領域を第１の素子形成部４１ａと呼び、ＳＲＡＭ回路形成部４１における第１の素子形成部４１ａの内側の領域を第２の素子形成部４１ｂと呼ぶ。ここで、第１の素子形成部４１ａは応力変位領域１０１と対応し、第２の素子形成部４１ｂは応力安定領域１０２と対応している。
【００７４】
第３の実施形態の特徴として、ｘ方向に配列された第１のダミー活性領域２１Ｂ１のｘ方向の幅ｄ１１は、第１の素子形成部４１ａ（応力変位領域１０１）に含まれる第１の活性領域４１１Ａのｘ方向の幅ｄ１２と同一であり、第１のダミー活性領域２１Ｂ１と隣接する第２のダミー活性領域２１Ｂ２のｘ方向の幅ｄ１３は、第１の素子形成部４１ａ（応力変位領域１０１）に含まれる第２の活性領域４１１Ｂのｘ方向の幅ｄ１４と同一である。
【００７５】
また、ｙ方向に配列された第３のダミー活性領域２１Ｂ３のｙ方向の幅ｄ１５は、第１の素子形成部４１ａ（応力変位領域１０１）に含まれる第１の活性領域４１１Ａのｙ方向の幅ｄ１６と同一である。
【００７６】
具体的には、ＳＲＡＭ回路形成部４１において、第１の活性領域４１１Ａのｘ方向の幅ｄ１２が０．３μｍで、且つそのｙ方向の幅ｄ１６が１．０μｍであり、第２の活性領域４１１Ｂのｘ方向の幅ｄ１４が０．５μｍでそれぞれ形成されている場合には、第１のダミー活性領域２１Ｂ１のｘ方向の幅ｄ１１を０．３μｍとし、第２のダミー活性領域２１Ｂ２のｘ方向の幅ｄ１３を０．５μｍとし、第３のダミー活性領域２１Ｂ３のｙ方向の幅ｄ１５を１．０μｍとする。
【００７７】
ここで、第１及び第２のダミー活性領域２１Ｂ１、２１Ｂ２の各ｙ方向の幅ｄ２１、及び第３のダミー活性領域２１Ｂ３のｘ方向の幅ｄ２２は１μｍ以上であればよい。これは、外側ＳＴＩ領域から１μｍ以上離れた活性領域４１１Ａ、４１１Ｂに対しては応力の影響が小さいためである。
【００７８】
また、各ダミー活性領域２１Ｂ１等の平面サイズをそれぞれ１μｍ以下とする場合には、各ダミー活性領域２１Ｂ１等の形成範囲を１μｍ以上となるように設定すれば同様の効果を得ることができる。
【００７９】
第３の実施形態によると、各ダミー活性領域２１Ｂ１等の幅は、それぞれ隣接する第１の素子形成部４１ａに含まれる各活性領域４１１Ａ、４１１Ｂの幅と同一値となるように設定されており、さらに、応力導入領域１００である外側ＳＴＩ領域４２の幅も内側ＳＴＩ領域４１０の幅と同一値に設定されているため、第２の実施形態及びその変形例と比べて、ＳＲＡＭ回路形成部４１の端部に位置する各活性領域４１１Ａ、４１１Ｂに加わる圧縮応力の状態も、ＳＲＡＭ回路形成部４１の中央部に加わる圧縮応力の状態により近くなる。
【００８０】
このように、ダミー活性領域２１Ｂの形成ルールを変更することにより、応力変位領域１０１と応力安定領域１０２との間の応力差を低減することが可能となり、その結果、該応力変位領域１０１と応力安定領域１０２とにそれぞれ形成される半導体素子間の動作特性の差を抑えることが可能となる。
【００８１】
（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照しながら説明する。
【００８２】
図１１（ａ）は本発明の第４の実施形態に係る半導体集積回路装置であって、ＳＲＡＭ回路の角部の平面構成を示し、図１１（ｂ）は図１１（ａ）における活性領域の応力値と該応力を受ける活性領域に形成されたトランジスタのしきい値電圧の変化を示している。図１１（ａ）において、図１０（ａ）に示す構成要素と同一の構成要素には同一の符号を付している。
【００８３】
図１１（ａ）に示すように、第４の実施形態においては、ダミー活性領域２１Ｂは複数に分割されており、外側ＳＴＩ領域１００のｘ方向の幅ｄ１は、第２の素子形成部４１ｂ（応力安定領域１０２）における内側ＳＴＩ領域４１０のｘ方向の幅ｄ２と同一とし、外側ＳＴＩ領域１００のｙ方向の幅ｄ３は、第２の素子形成部４１ｂ（応力安定領域１０２）における内側ＳＴＩ領域４１０のｙ方向の幅ｄ４及びｄ５と同一の値に設定するか、又は各寸法ｄ１〜ｄ５をデザインマニュアルによる最小値に設定している。
【００８４】
第４の実施形態の特徴として、ｘ方向に配列された第１のダミー活性領域２１Ｂ１のｘ方向の幅ｄ１１は、第２の素子形成部４１ｂ（応力安定領域１０２）に含まれる第１の活性領域４１１Ａのｘ方向の幅ｄ３１と同一であり、第１のダミー活性領域２１Ｂ１と隣接する第２のダミー活性領域２１Ｂ２のｘ方向の幅ｄ１３は、第２の素子形成部４１ｂ（応力安定領域１０２）に含まれる第２の活性領域４１１Ｂのｘ方向の幅ｄ３２と同一である。
【００８５】
また、ｙ方向に配列された第３のダミー活性領域２１Ｂ３のｙ方向の幅ｄ１５は、第２の素子形成部４１ｂ（応力安定領域１０２）に含まれる第２の活性領域４１１Ｂのｙ方向の幅ｄ３３と同一である。
【００８６】
このように、第４の実施形態においては、複数に分割したダミー活性領域２１Ｂ１、２１Ｂ２、２１Ｂ３等の平面形状を、ＳＲＡＭ回路形成部４１に形成される活性領域４１１Ａ、４１１Ｂの繰り返し周期と等しくなるように各ダミー活性領域２１Ｂ１等の各辺を決定する。
【００８７】
具体例として、ＳＲＡＭ回路形成部４１において、第１の活性領域４１１Ａのｘ方向の幅ｄ３１が０．３μｍであり、第２の活性領域４１１Ｂのｘ方向の幅ｄ３２が０．５μｍであり、そのｙ方向の幅ｄ３３が１．５μｍでそれぞれ形成されている場合には、第１のダミー活性領域２１Ｂ１のｘ方向の幅ｄ１１を０．３μｍとし、第２のダミー活性領域２１Ｂ２のｘ方向の幅ｄ１３を０．５μｍとし、第３のダミー活性領域２１Ｂ３のｙ方向の幅ｄ１５を１．５μｍとする。
【００８８】
ここで、第１及び第２のダミー活性領域２１Ｂ１、２１Ｂ２の各ｙ方向の幅ｄ２１、及び第３のダミー活性領域２１Ｂ３のｘ方向の幅ｄ２２は１μｍ以上であればよい。これは、外側ＳＴＩ領域から１μｍ以上離れた活性領域４１１Ａ、４１１Ｂに対しては応力の影響が小さいためである。
【００８９】
また、各ダミー活性領域２１Ｂ１等の平面サイズをそれぞれ１μｍ以下とする場合には、各ダミー活性領域２１Ｂ１等の形成範囲を１μｍ以上となるように設定すれば同様の効果を得ることができる。
【００９０】
以上説明したように、第４の実施形態においては、ダミー活性領域２１Ｂ１等及び外側ＳＴＩ領域４２の平面寸法を、例えばＳＲＡＭ回路形成部４１の第１の活性領域４１１Ａと第２の活性領域４１１Ｂとの繰り返しパターンと一致させるようにしている。
【００９１】
すなわち、ダミー活性領域２１Ｂ１等を、各活性領域４１１Ａ、４１１Ｂの繰り返しパターンを崩すことなく形成するため、応力変位領域１０１と応力安定領域１０２とに形成される活性領域４１１Ａ、４１１Ｂに加わる応力の差がさらに低減されるので、該応力変位領域１０１と応力安定領域１０１とにそれぞれ形成される半導体素子間の動作特性の差をより一層抑制することができる。
【００９２】
【発明の効果】
本発明に係る第１の半導体集積回路装置によると、複数の活性領域の周辺部に形成され第１の素子分離領域よりも大きい幅を持つ第２の素子形成領域から離れて位置する第２の素子形成部に含まれる素子のみを動作させるため、第２の素子形成部に含まれる素子の動作特性の差を生じないようにすることができる。
【００９３】
本発明に係る第２〜第４の半導体集積回路装置によると、第２の素子分離領域と隣接する第１の素子形成部の活性領域に含まれる素子であっても、その動作特性を安定させることができる。
【図面の簡単な説明】
【図１】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体集積回路装置を示し、（ａ）は模式的な平面図であり、（ｂ）は部分的な拡大平面図である。
【図２】図１（ｂ）に示す一部の領域を拡大した平面図である。
【図３】本発明の知見を説明するための活性領域パターンの部分的な拡大平面図である。
【図４】図３に示した活性領域パターンの評価結果を示す、素子分離領域に起因する応力の幅寸法依存性を示すグラフである。
【図５】（ａ）は本発明の他の知見を説明するためのグラフであって、素子分離領域に起因する応力の位置依存性を示すグラフである。（ｂ）は評価用の活性領域パターンを示す平面図である。
【図６】（ａ）は本発明の概念を説明するための、従来の活性領域とダミー活性領域とを含む部分を示す拡大平面図である。（ｂ）は（ａ）と対応する領域の応力とトランジスタのしきい値電圧とを示すグラフである。
【図７】（ａ）は本発明の第１の実施形態に係る半導体集積回路装置における活性領域とダミー活性領域とを含む部分を示す拡大平面図である。（ｂ）は（ａ）と対応する領域の応力とトランジスタのしきい値電圧とを示すグラフである。
【図８】（ａ）は本発明の第２の実施形態に係る半導体集積回路装置における活性領域とダミー活性領域とを含む部分を示す拡大平面図である。（ｂ）は（ａ）と対応する領域の応力とトランジスタのしきい値電圧とを示すグラフである。
【図９】（ａ）は本発明の第２の実施形態の一変形例に係る半導体集積回路装置における活性領域とダミー活性領域とを含む部分を示す拡大平面図である。（ｂ）は（ａ）と対応する領域の応力とトランジスタのしきい値電圧とを示すグラフである。
【図１０】（ａ）は本発明の第３の実施形態に係る半導体集積回路装置における活性領域とダミー活性領域とを含む部分を示す拡大平面図である。（ｂ）は（ａ）と対応する領域の応力とトランジスタのしきい値電圧とを示すグラフである。
【図１１】（ａ）は本発明の第４の実施形態に係る半導体集積回路装置における活性領域とダミー活性領域とを含む部分を示す拡大平面図である。（ｂ）は（ａ）と対応する領域の応力とトランジスタのしきい値電圧とを示すグラフである。
【図１２】（ａ）及び（ｂ）は従来の半導体集積回路装置を示し、（ａ）は部分的な平面図であり、（ｂ）は（ａ）のＸIIｂ−ＸIIｂ線における断面図である。
【符号の説明】
１ 半導体集積回路装置
１０ 半導体基板
１１ エンコーダ部
１２ ＲＯＭ部
１３ メモリ部
１４ 入出力（Ｉ／Ｏ）部
２０ 素子分離領域
２１Ａ ダミー活性領域
２１Ｂ ダミー活性領域
２１Ｂ１ 第１のダミー活性領域
２１Ｂ２ 第２のダミー活性領域
２１Ｂ３ 第３のダミー活性領域
２１Ｃ ダミー活性領域
２２ 第１の領域
２３ 第２の領域
３１ 周辺回路形成部
３１ａ 第１の素子形成部
３１ｂ 第２の素子形成部
３１０ 内側ＳＴＩ領域（第１の素子分離領域）
３１０Ａ 内側ＳＴＩ領域（第１の素子分離領域）
３１０Ｂ ＳＴＩ領域
３１１ 活性領域
３１１Ａ 活性領域
３１１Ｂ 活性領域
３２ 外側ＳＴＩ領域（第２の素子分離領域）
３３ 分析範囲
４１ ＳＲＡＭ回路形成部
４１０ 内側ＳＴＩ領域（第１の素子分離領域）
４１１Ａ 第１の活性領域
４１１Ｂ 第２の活性領域
４２ 外側ＳＴＩ領域（第２の素子分離領域）
１００ 応力導入領域
１０１ 応力変位領域
１０２ 応力安定領域
Claims (10)
- それぞれがＳＴＩからなる第１の素子分離領域により区画されて配置された複数の活性領域と、
前記複数の活性領域の周辺部に形成され、前記第１の素子分離領域よりも大きい幅を持ち、且つＳＴＩからなる第２の素子分離領域とを備え、
前記複数の活性領域は、前記第２の素子分離領域と隣接する第１の素子形成部と、該第１の素子形成部の内側に位置する第２の素子形成部とからなり、
前記第２の素子形成部に含まれる素子のみが電気的に駆動され、
前記第１の素子形成部は、前記第２の素子分離領域を構成する材料に起因する応力が該第２の素子分離領域との距離により変位する応力変位領域であり、
前記第２の素子形成部は、前記第２の素子分離領域を構成する材料に起因する応力が該第２の素子分離領域との距離により変位しない応力安定領域であることを特徴とする半導体集積回路装置。 - 前記第１の素子分離領域は、設計ルールの最小寸法により形成されていることを特徴とする請求項１に記載の半導体集積回路装置。
- 前記第２の素子分離領域における前記複数の活性領域の反対側の領域に形成されたダミーの活性領域をさらに備え、
前記ダミーの活性領域における素子パターン率は、前記複数の活性領域における素子パターン率と同一であることを特徴とする請求項１又は２に記載の半導体集積回路装置。 - 前記複数の活性領域はｘ方向及びｙ方向に繰り返して配置されている場合、ｘ方向及びｙ方向において少なくとも２種類の異なる平面形状を有することを特徴とする請求項１に記載の半導体集積回路装置。
- それぞれがＳＴＩからなる第１の素子分離領域により区画されて配置された複数の活性領域と、
前記複数の活性領域の周辺部にＳＴＩからなる第２の素子分離領域を介在させて形成されたダミーの活性領域とを備え、
前記複数の活性領域は、前記第２の素子分離領域と隣接する第１の素子形成部と、該第１の素子形成部の内側に位置する第２の素子形成部とからなり、
前記ダミーの活性領域と、前記第１の素子形成部に含まれる活性領域とは、活性領域がｘ方向及びｙ方向に繰り返して配置されている場合、ｘ方向及びｙ方向の両方の長さが同一の平面形状であって、
前記第２の素子形成部に含まれる素子のみが電気的に駆動され、
前記第１の素子形成部は、前記第２の素子分離領域を構成する材料に起因する応力が該第２の素子分離領域との距離により変位する応力変位領域であり、
前記第２の素子形成部は、前記第２の素子分離領域を構成する材料に起因する応力が該第２の素子分離領域との距離により変位しない応力安定領域であることことを特徴とする半導体集積回路装置。 - 前記第１の素子分離領域と前記第２の素子分離領域とは、設計ルールの最小寸法により形成されていることを特徴とする請求項５に記載の半導体集積回路装置。
- 前記複数の活性領域はｘ方向及びｙ方向に繰り返して配置されている場合、ｘ方向及びｙ方向において、少なくとも２種類の異なる平面形状を有することを特徴とする請求項６に記載の半導体集積回路装置。
- 前記異なる平面形状を有する活性領域が所定の周期で交互に配置されていることを特徴とする請求項７に記載の半導体集積回路装置。
- 前記第１の素子分離領域と前記第２の素子分離領域とは、同一の幅寸法で形成されていることを特徴とする請求項５〜８のうちのいずれか１項に記載の半導体集積回路装置。
- 前記第１の素子分離領域又は前記第２の素子分離領域は、設計ルールの最小寸法により形成されていることを特徴とする請求項５〜８のうちのいずれか１項に記載の半導体集積回路装置。
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