JP4602908B2

JP4602908B2 - 半導体装置

Info

Publication number: JP4602908B2
Application number: JP2006002569A
Authority: JP
Inventors: 毅井上
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2006-01-10
Filing date: 2006-01-10
Publication date: 2010-12-22
Anticipated expiration: 2026-01-10
Also published as: JP2007184481A

Description

本発明は、ＭＯＳ型トランジスタを備える半導体装置に関する。

ＩＣに内蔵する差動アンプのオフセット電圧は、一般にアンプの入力段の一対のＭＯＳ型トランジスタ（以下、「トランジスタ」とも呼ぶ。）間の特性ばらつきが原因であることが知られている。

図５は、差動アンプの入力段の一対のトランジスタ５１，５３を示す平面図である。トランジスタ５１，５３は、それぞれ、ゲートＧ，ソースＳ及びドレインＤを有している。図５の構成では、イオン注入角度のばらつきなどによって、トランジスタ５１，５３の特性にばらつきが発生し、それによって、差動アンプにオフセット電圧が発生することがある。

特許文献１の従来技術には、この特性ばらつきを減少させる方法が開示されている。この方法を図６を用いて説明する。図６は、図５と同様に、差動アンプの入力段の構成を示す平面図である。図６では、トランジスタ５１，５３は、それぞれ２つに分割されて、トランジスタ５１Ａ及び５１Ｂ，トランジスタ５３Ａ及び５３Ｂとなっている。また、トランジスタ５１Ａ及び５１ＢのゲートＧ，ソースＳ及びドレインＤが、それぞれ電気的に接続されており、トランジスタ５１Ａ及び５１Ｂが１つのトランジスタ５１として機能し、トランジスタ５３Ａ及び５３Ｂが１つのトランジスタ５３として機能する。

このように、図６の構成では、トランジスタ５１，５３が２つに分割され、分割後のトランジスタ５１Ａ，５１Ｂ，５３Ａ，５３Ｂがたすき掛けに配置されている。このような構成では、イオン注入角度のばらつきなどによるトランジスタ特性ばらつきが減少し、結局、差動アンプのオフセット電圧が小さくなる。
特開２００１−１７７３５７号公報

しかし、上記方法は、必要なトランジスタの数が増加してしまうので好ましくなく、別の観点から差動アンプの特性を向上させる方法が望まれている。

本発明はこのような事情に鑑みてなされたものであり、差動アンプの特性を向上させることができるトランジスタを有する半導体装置を提供するものである。

課題を解決するための手段及び発明の効果

本発明の半導体装置は、半導体基板上にゲート電極と、一対のソース領域と、一対のドレイン領域とを有するＭＯＳ型トランジスタを備え、
ゲート電極が、十字状であり、一対のソース領域及び一対のドレイン領域は、それぞれ、ゲート電極の中心に対し対角状に配置され、一対のソース領域同士及び一対のドレイン領域同士は、電気的に接続され、各ソース領域及び各ドレイン領域は、それぞれ、ゲート電極の十字の側面に沿ってＬ字状に形成されることを特徴とする。

本発明によれば、トランジスタの一対のソース領域と、一対のドレイン領域が、それぞれ、たすき掛けに配置され、互いに電気的に接続されて、１つのソースと、１つのドレインとして機能するように構成されている。このように、ソースとドレインを構成すると、ソース領域やドレイン領域を形成する際のイオン注入角度等のばらつきに起因するトランジスタ特性のばらつきを小さくすることができる。また、個々のトランジスタのばらつきを小さくすることによって、差動アンプ全体の特性も向上することが期待される。
また、本発明によれば、必要なトランジスタ数が増加しないので、本発明の半導体装置は、微細化に適している。

以下、本発明の一実施形態を図面を用いて説明する。図面は、説明の便宜のために用いられるものであり、本発明の範囲は、図面に示す実施形態に限定されない。

１．半導体装置の構造
本実施形態の半導体装置の構造を、図１（ａ），（ｂ）を用いて説明する。図１（ａ）は、平面図であり、図１（ｂ）は、図１（ａ）中のＩ−Ｉ断面図である。
本実施形態の半導体装置は、半導体基板１上にゲート電極３と、一対のソース領域５と、一対のドレイン領域７とを有するトランジスタ１９を備える。ゲート電極３が、十字状であり、一対のソース領域５及び一対のドレイン領域７は、それぞれ、ゲート電極３の中心に対し対角状に配置される。一対のソース領域５同士、及び一対のドレイン領域７同士は、プラグ９、電極１０及び配線１１を介して、電気的に接続される。プラグ９は、層間絶縁膜１２内に、電極１０及び配線１１は、層間絶縁膜１２上に形成される。本実施形態の半導体装置のトランジスタ１９は、素子分離領域１３によって囲まれている。ゲート電極３は、ゲート絶縁膜１４を介して形成され、その側面にはサイドウォール１５が形成されている。ソース領域５及びドレイン領域７は、それぞれ、ゲート電極３の十字の側面に沿ってＬ字状に形成されている。ソース領域５及びドレイン領域７は、それぞれ、高濃度拡散領域５ａ，７ａを有している。

本実施形態によれば、一対のソース領域５と、一対のドレイン領域７が、それぞれ、たすき掛けに配置され、電気的に接続されて、１つのソースと、１つのドレインとして機能するように構成されている。このように、ソースとドレインを構成すると、ソース領域５やドレイン領域７を形成する際のイオン注入角度等のばらつきに起因するトランジスタ特性のばらつきを小さくすることができる。また、個々のトランジスタのばらつきを小さくすることによって、差動アンプ全体の特性も向上することが期待される。

２．半導体装置の製造方法
次に、上記半導体装置の製造方法の一例を図２（ａ），（ｂ）及び図３（ａ），（ｂ）を用いて説明する。図２（ａ）及び３（ａ）は、図１（ａ）に対応した平面図であり、図２（ｂ）及び３（ｂ）は、それぞれ、図２（ａ）及び図３（ａ）中のＩ−Ｉ断面図であり、図１（ｂ）に対応した断面図である。

２−１．素子分離領域形成工程
まず，図２（ａ），（ｂ）に示すように、半導体基板１上に素子分離領域１３を形成する。素子分離領域１３に囲まれた領域が活性領域１７となる。
半導体基板１は、好ましくは、Ｐ型シリコン基板である。素子分離領域１３は、ロコス酸化法によって形成することができ、その厚さは、３００〜５００ｎｍであることが好ましい。活性領域１７は、縦：３〜２０μｍ、横：３〜２０μｍ程度の大きさにすることが好ましい。

２−２．ソース領域、ドレイン領域、ゲート電極形成工程
次に、得られた基板上に一対のソース領域５及び一対のドレイン領域７を形成する。次に、得られた基板上にゲート絶縁膜１４及びゲート電極３を形成し、ゲート電極３の側面にサイドウォール１５を形成する。次に、ソース領域５及びドレイン領域７に高濃度拡散領域５ａ，７ａを形成する。ここまでの工程で、図３（ａ），（ｂ）に示す構造が得られる。
一対のソース領域５及び一対のドレイン領域７は、それぞれ、ゲート電極３の中心に対して対角状に配置されるように形成する。ソース領域５及びドレイン領域７は、ゲート電極３の十字の側面に沿ってＬ字状に形成することが好ましい。この場合、複数のトランジスタを密に配置しやすいからである。ソース領域５及びドレイン領域７は、イオン注入により形成することができる。イオン注入は、一例では、Ｐ⁺（リンイオン）を、ドーズ量３．０×１０¹²〜９．０×１０¹²で、エネルギー１２０〜１５０ＫｅＶで打ち込むことによって行う。これによって、Ｎ型拡散領域が形成される。
ゲート絶縁膜１４は、例えば、ＣＶＤ法により酸化シリコン膜を厚さ２０〜６０ｎｍで形成することによって、形成する。
ゲート電極３は、例えば、ＣＶＤ法によりポリシリコン膜を厚さ１５０〜２５０ｎｍで形成し、このポリシリコン膜をフォトリソグラフィ及びエッチング技術を用いて、十字状になるようにパターニングすることによって形成する。サイドウォール１５は、得られた基板上にＣＶＤ法によって酸化シリコン膜を形成し、これを異方性エッチングすることによって形成することができる。
高濃度拡散領域５ａ，７ａは、ゲート電極３及びサイドウォール１５をマスクとして自己整合的にイオン注入を行うことによって形成することができる。イオン注入は、一例では、⁷⁵Ａｓ⁺をドーズ量３．０×１０¹⁵〜５．０×１０¹⁵で、エネルギー３０〜５０ＫｅＶで打ち込むことによって行う。これによって、Ｎ型の高濃度拡散領域が形成される。

２−３．配線工程
次に、得られた基板上に層間絶縁膜１２を形成し、層間絶縁膜１２にゲート電極３、各ソース領域５及び各ドレイン領域７にそれぞれ到達する複数の貫通孔を形成する。得られた基板上に、前記貫通孔を充填するように導電体膜を形成し、この導電体膜をパターニングすることによって、プラグ９，電極１０及び配線１１を形成し、図１（ａ），（ｂ）に示す構造を得て、本実施形態の、トランジスタ１９を備える半導体装置の製造を完了する。
層間絶縁膜１２は、例えば、ＣＶＤ法により酸化シリコン膜を厚さ５００〜１５００ｎｍで堆積することによって形成する。
導電体膜は、例えば、スパッタ法によりＡＬ膜を厚さ４００〜８００ｎｍで形成することによって形成する。
貫通孔の形成及び導電体膜のパターニングは、フォトリソグラフィ及びエッチング技術を用いて行うことができる。

３．複数のトランジスタを密に配置した半導体装置
本発明は、別の実施形態では、図４（平面図）に示すように、半導体基板１上にゲート電極３と、一対のソース領域５と、一対のドレイン領域７とを有するトランジスタ１９を複数個備え、前記トランジスタ１９のそれぞれにおいて、ゲート電極３が、十字状であり、一対のソース領域５及び一対のドレイン領域７は、それぞれ、ゲート電極３の中心に対し対角状に配置され、一対のソース領域５同士及び一対のドレイン領域７同士は、電気的に接続され、各ソース領域５及び各ドレイン領域７は、それぞれ、ゲート電極３の十字の側面に沿ってＬ字状に形成され、前記トランジスタ１９の隣接する２つは、一方のトランジスタ１９のソース領域５又はドレイン領域７と、他方のトランジスタ１９のソース領域５又はドレイン領域７が向かい合うように、斜めに並んで配置されることを特徴とする半導体装置を提供する。
この半導体装置の各トランジスタ１９では、ソース領域５及びドレイン領域７は、ゲート電極３の十字の側面に沿ってＬ字状に形成されている。従って、図４に示すように、隣接する２つのトランジスタ１９が斜めに並ぶように、複数のトランジスタを配置することによって、複数のトランジスタを密に配置することができる。なお、図４において、図示の便宜上、ゲート電極３、ソース領域５及びドレイン領域７以外の要素は、省略して示している。

（ａ），（ｂ）は、本発明の一実施形態の半導体装置の構造を示し、（ａ）は平面図であり、（ｂ）は、（ａ）中のＩ−Ｉ断面図である。（ａ），（ｂ）は、本発明の一実施形態の半導体装置の製造工程を示し、（ａ）は平面図であり、（ｂ）は、（ａ）中のＩ−Ｉ断面図である。（ａ），（ｂ）は、本発明の一実施形態の半導体装置の製造工程を示し、（ａ）は平面図であり、（ｂ）は、（ａ）中のＩ−Ｉ断面図である。本発明の別の実施形態の半導体装置の構造を示す平面図である。従来の差動アンプの入力段の構成を示す平面図である。従来の差動アンプの入力段の構成を示す平面図である。

符号の説明

１：半導体基板３：ゲート電極５：ソース領域５ａ：高濃度拡散領域７：ドレイン領域７ａ：高濃度拡散領域９：プラグ１０：電極１１：配線１２：層間絶縁膜１３：素子分離領域１４：ゲート絶縁膜１５：サイドウォール１７：活性領域１９：ＭＯＳ型トランジスタ５１，５１Ａ，５１Ｂ：ＭＯＳ型トランジスタ５３，５３Ａ，５３Ｂ：ＭＯＳ型トランジスタＧ：ゲートＳ：ソースＤ：ドレイン

Claims

半導体基板上にゲート電極と、一対のソース領域と、一対のドレイン領域とを有するＭＯＳ型トランジスタを備え、
ゲート電極が、十字状であり、一対のソース領域及び一対のドレイン領域は、それぞれ、ゲート電極の中心に対し対角状に配置され、一対のソース領域同士及び一対のドレイン領域同士は、電気的に接続され、各ソース領域及び各ドレイン領域は、それぞれ、ゲート電極の十字の側面に沿ってＬ字状に形成されることを特徴とする半導体装置。
半導体基板上にゲート電極と、一対のソース領域と、一対のドレイン領域とを有するＭＯＳ型トランジスタを複数個備え、
前記ＭＯＳ型トランジスタのそれぞれにおいて、ゲート電極が、十字状であり、一対のソース領域及び一対のドレイン領域は、それぞれ、ゲート電極の中心に対し対角状に配置され、一対のソース領域同士及び一対のドレイン領域同士は、電気的に接続され、各ソース領域及び各ドレイン領域は、それぞれ、ゲート電極の十字の側面に沿ってＬ字状に形成され、
前記ＭＯＳ型トランジスタの隣接する２つは、一方のＭＯＳ型トランジスタのソース領域又はドレイン領域と、他方のＭＯＳ型トランジスタのソース領域又はドレイン領域が向かい合うように、斜めに並んで配置されることを特徴とする半導体装置。