JP2010118419A - 半導体装置 - Google Patents

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Abstract

【課題】 従来の構造よりさらに安定した電気的特性を実現しうる横型MOSトランジスタを提供する。
【解決手段】 P型の半導体基板10内において方向d1に延伸するP型のボディ領域15、ボディ領域15と離間して形成されたN型のドレイン領域11、ボディ領域15内に形成された高濃度P型のボディコンタクト領域21及びN型のソース領域16、ドレイン領域11内に形成された高濃度N型のドレインコンタクト領域12、並びにソース領域16とドレインコンタクト領域12の間に形成されたP型の拡散領域13を備え、拡散領域13は、ドレイン領域11内においてボディ領域15と離間した状態で方向d1に延伸して形成される主領域13aと、主領域13a内のボディ領域15と対向する外周端の一または離散した複数の一部領域からボディ領域15に向かう方向にボディ領域15または半導体基板10と連絡する位置まで突出する突出領域13bとを有する。
【選択図】 図1

Description

本発明は、半導体装置に関し、特に横型MOSトランジスタに関するものである。
図9に従来の横型MOSトランジスタを示す(下記特許文献1参照)。図9(a)は従来のMOSトランジスタ100の平面図を、(b)はL1−L2線で切断したときの断面図を、(c)はL3−L4線で切断したときの断面図をそれぞれ表している。
図9に示されるように、従来の横型MOSトランジスタ100は、P型半導体基板10内に、N型のドレイン領域11が形成され、さらに、このドレイン領域11の内部に包含されるようにP型の拡散領域91と高濃度N型のドレインコンタクト領域12が形成される。また、半導体基板10内において、ドレイン領域11と離間してP型のボディ領域15が形成され、ボディ領域15の内部に包含されるようにN型のソース領域16と高濃度P型のボディコンタクト領域17が形成される。
そして、ドレイン領域11とソース領域16に挟まれた領域の上方には、ゲート絶縁膜21を介してゲート電極14が形成されている。そして、ソース領域16、ドレインコンタクト領域12は、それぞれソース電極、ドレイン電極(不図示)と電気的に接続されている。その他、適宜フィールド絶縁膜22や層間絶縁膜(不図示)等の絶縁膜を備えて構成される。
ボディコンタクト領域17は、半導体基板10の基板面に平行な方向d1を長手方向として延伸するように形成されており、このボディコンタクト領域17の外周を取り囲むようにソース領域16が形成されている。そして、半導体基板10内において、このボディコンタクト領域17とソース領域16を内部に包含するように、方向d1を長手方向として延伸するボディ領域15が形成されている。なお、図9において、前記各拡散領域15〜17が方向d1に沿って延伸する区域を「区域A1」と称し、延伸先の両端部に相当する区域を「区域A2」と称している。
また、ドレイン領域11は、半導体基板10内において、ボディ領域15の外周を取り囲むように離間して形成されている。そして、このドレイン領域11内には、やはりボディ領域15を取り囲むようにドレインコンタクト領域12が形成されている。
さらに、図9に示すように、通常、横型MOSトランジスタ100では、ドレイン領域11内に、ドレイン領域11とは反対の導電型の(ここではP型の)耐圧調整用の拡散領域91を備える。この拡散領域91は、ドレイン領域11が方向d1に延伸する区域A1内においてドレイン領域11内に完全に包含され、ドレイン領域11と同様に方向d1に延伸する構成である(図9(c)参照)。しかし、拡散領域91が全体として完全にドレイン領域11内に包含されると、拡散領域91とドレイン領域11とは導電型が異なるためにこの拡散領域91はドレイン領域11内において孤立し、この結果、当該領域91内に電荷が保持される可能性が生じる。かかる場合、この拡散領域91内に保持された電荷の影響を受け、MOSトランジスタ100の特性が変動する(特にスイッチング速度が低下する)恐れがある。このような特性の変動を防止すべく、拡散領域91の延伸先端部(区域A2)の一部において、ドレイン領域11外部に突出させてボディ領域15と連絡されるように形成する(図9(b)参照)。
このように形成することで、拡散領域91内に保持された電荷を、拡散領域91と同じ導電型のボディ領域15を介して抜き取るための電気的経路が確保される。
また、拡散領域91内に保持された電荷を抜き取るための別の方法としては、拡散領域91上に形成された層間絶縁膜にコンタクトホールを形成して、ソース電極と電気的に接続させることで、拡散領域91内の電荷をソース電極の方に抜き取る例が下記特許文献2に開示されている。
特許第3137840号明細書 特開平5−326946号方向
前記特許文献1または2に記載された方法によれば、いずれも拡散領域91がドレイン領域11内で完全には孤立しないため、拡散領域91内に電荷が蓄積され続けるということがない。
しかしながら、特許文献1に記載の方法の場合、横型MOSトランジスタ100のゲート幅(方向d1の幅)が大きくなると(例えば数100μm以上)、延伸先の両先端部間(区域A2間)の距離が長くなる。この結果、拡散領域91内に保持された電荷の位置から、当該電荷をボディ領域15の方向へ抜き取るための電気的連絡通路までの距離が長くなる。これにより、拡散領域91内から電荷をボディ領域15または半導体基板10へ放出させるのに多くの時間が必要となり、拡散領域91を設けてもスイッチング速度の低下を抑制する効果が十分に発揮されない。
また、特許文献2に記載の方法の場合、ソース電極を拡散領域91に電気的に接続させる必要があるため、必然的にソース電極をドレイン領域11側(ドレイン電極側)に延長させる必要が生じる。これにより、ソース電極側に電界が集中しやすくなり、この結果ドレイン・ソース間耐圧の低下を招来してしまう。
本発明は上記の問題点に鑑み、従来の構造よりさらに安定した電気的特性を実現しうる横型MOSトランジスタを提供することを目的とする。
上記目的を達成するための本発明に係る半導体装置は、第1導電型の半導体基板と、前記半導体基板内に形成され、前記半導体基板の基板面に平行な所定の第1方向を長手方向として延伸する前記第1導電型のボディ領域と、前記半導体基板内において、前記第1方向を長手方向として延伸し、前記ボディ領域と離間して形成された前記第1導電型とは異なる第2導電型のドレイン領域と、前記ボディ領域内に形成され、前記第1方向を長手方向として延伸する前記ボディ領域よりも高濃度の前記第1導電型のボディコンタクト領域と、前記ボディ領域内において、前記ボディコンタクト領域よりも前記ドレイン領域側の位置に形成され、前記第1方向を長手方向として延伸する前記第2導電型のソース領域と、前記ドレイン領域内に形成され、前記第1方向を長手方向として延伸する前記ドレイン領域よりも高濃度の前記第2導電型のドレインコンタクト領域と、前記ソース領域と前記ドレインコンタクト領域の間に形成された前記第1導電型の第1拡散領域と、前記半導体基板の上面において、前記ソース領域と前記ドレイン領域に狭まれた領域の上方を含む位置に、ゲート絶縁膜を介して形成されたゲート電極と、を備えてなり、前記第1拡散領域が、前記ドレイン領域内において前記ボディ領域と離間した状態で前記第1方向に延伸して形成される主領域と、前記主領域内の前記ボディ領域と対向する外周端の一または離散した複数の一部領域から前記ボディ領域に向かう方向に前記ボディ領域または前記半導体基板と連絡する位置まで突出する突出領域とを有することを特徴とする。
また、本発明に係る半導体装置は、第1導電型の半導体基板と、前記半導体基板内に形成され、前記半導体基板の基板面に平行な所定の第1方向を長手方向として延伸する前記第1導電型のボディ領域と、前記半導体基板内において、前記第1方向を長手方向として延伸し、前記ボディ領域に接して形成された前記第1導電型とは異なる第2導電型のドレイン領域と、前記ボディ領域内に形成され、前記第1方向を長手方向として延伸する前記ボディ領域よりも高濃度の前記第1導電型のボディコンタクト領域と、前記ボディ領域内において、前記ボディコンタクト領域よりも前記ドレイン領域側の位置に形成され、前記第1方向を長手方向として延伸する前記第2導電型のソース領域と、前記ドレイン領域内に形成され、前記第1方向を長手方向として延伸する前記ドレイン領域よりも高濃度の前記第2導電型のドレインコンタクト領域と、前記ソース領域と前記ドレインコンタクト領域の間に形成された前記第1導電型の第1拡散領域と、前記半導体基板の上面において、前記ソース領域と前記ドレイン領域に狭まれた領域の上方を含む位置に、ゲート絶縁膜を介して形成されたゲート電極と、を備えてなり、前記第1拡散領域が、前記ドレイン領域内において前記ボディ領域と離間した状態で前記第1方向に延伸して形成される主領域と、前記主領域内の前記ボディ領域と接する外周端の一または離散した複数の一部領域から前記ボディ領域に向かう方向に前記ボディ領域の内部位置まで突出する突出領域とを有することを特徴とする。
また、本発明に係る半導体装置は、上記特徴に加えて、前記ソース領域が、前記ボディコンタクト領域の外側において前記第1方向に直交する第2方向に前記ボディコンタクト領域を挟むように形成され、前記ドレイン領域が、前記ボディ領域の外側において前記第2方向に前記ボディ領域を挟むように形成されることで、前記第2方向に離間した第1端及び第2端それぞれの外周端で前記ボディ領域と対向するかまたは接する構成であり、前記突出領域が、前記ドレイン領域内の前記第1端及び前記第2端のそれぞれの外周端において、一または離散した複数の一部領域から前記ボディ領域に向かう方向に突出することを特徴とする。
このとき、前記ソース領域が、延伸する前記第1方向の両端部においても前記ボディコンタクト領域の外側に位置することで、前記ボディコンタクト領域の外周を取り囲むように形成され、前記ドレイン領域が、延伸する前記第1方向の両端部においても前記ボディ領域の外側に位置することで、当該両端部においても前記ボディ領域と対向するかまたは接するように前記ボディ領域の外周を取り囲むように形成され、前記第1拡散領域が、前記第1方向の両端部に位置する前記ドレイン領域内にも形成されているものとしても構わない。
さらにこのとき、前記第1拡散領域が、前記第1方向の両端部に位置する前記ドレイン領域内において、前記ボディ領域との対向面または接触面から前記ボディ領域に向かう方向に突出することで、前記ボディ領域または前記半導体基板と連絡されるものとしても構わない。
本発明の構成によれば、ドレイン領域が第1方向に延伸する区域内において、第1拡散領域は、ボディ領域側のドレイン領域端部からボディ領域に向かって突出する突出領域を備え、この突出領域によって、第1拡散領域と半導体基板あるいはボディ領域とが連絡される。第1拡散領域と半導体基板あるいはボディ領域は同じ導電型であるため、電気的に接続され、これによって、第1拡散領域内に保持された電荷を、突出領域を介して半導体基板あるいはボディ領域へ放出させることが可能となる。
従って、第1拡散領域内に、突出領域を離散して複数形成することにより、第1拡散領域内に保持された電荷を、第1拡散領域外へと放出させるための経路が複数形成されるため、第1拡散領域内に保持された電荷の当該電荷位置から、第1拡散領域外への放出経路となる突出領域までの距離が短縮化され、この結果、第1拡散領域内に保持された電荷を第1拡散領域外に短時間で放出させることが可能となる。これによって、スイッチング速度の低下が十分に抑制され、安定した電気的特性を実現することが可能となる。
さらに、本発明の構成の場合、第1拡散領域上方に形成された層間絶縁膜に対してコンタクトホールを形成してソース電極と連絡する必要がないため、ソース電極をドレイン電極(ドレイン領域)側に延長させる必要がなく、ドレイン−ソース間耐圧の低下を招くということもない。
以下において、本発明に係る半導体装置の実施形態について図面を参照して説明する。なお、図9と同一の構成要素については同一の符号及び名称を使用し、その説明を簡略化する。また、図9を含む以下の各図は、あくまで模式的に図示されたものであり、図面上の寸法比と実際の構造の寸法比は必ずしも一致しない。
図1は、本実施形態における半導体装置の平面図を示している。また、図2は、本実施形態における半導体装置の断面図であり、図2(a)〜(c)は、それぞれ図1上のL1−L2線、L3−L4線、L5−L6線で切断したときの各断面図を示している。
図1に示される本発明の横型MOSトランジスタ1は、図9に示す従来の横型MOSトランジスタ100と比較して、拡散領域91の代わりに拡散領域13(第1拡散領域に相当)を備える構成である。この拡散領域13は、拡散領域91と同様、ドレイン領域11とは反対の導電型の(ここではP型の)耐圧調整用の拡散領域であり、ドレイン領域11が方向d1に延伸する区域A1内において、一部領域を除きドレイン領域11内に完全に包含されるように形成される(図2(c)参照)。そして、図9と同様、内部に保持された電荷を抜き取るための電気的経路を確保すべく、延伸する先端部(区域A2)の一部において、拡散領域13は、ドレイン領域11内からボディ領域15側に向かって突出し、半導体基板10と連絡されている(図2(a)参照)。
そして、この拡散領域13は、区域A1内の一または複数箇所において、ドレイン領域11内からボディ領域15側に向かって突出し、半導体基板10と連絡されている(図2(b)参照)。言い換えれば、拡散領域13は、方向d1の向きに延伸する区域A1内において、ドレイン領域11内に包含されることでボディ領域15と離間して形成された主領域13aと、主領域13a内のボディ領域15と対向する外周端の一または離散した複数の一部領域からボディ領域15に向かう方向に半導体基板10と連絡する位置まで突出する突出領域13bとを備えて構成される。
なお、図1では、拡散領域13が、d1及びd2(基板面に平行でd1に直交する向き)の方向に離散して複数の突出領域13bを備える場合を図示している。
このように構成されるとき、拡散領域13は、区域A1内において、突出領域13bを介して半導体基板10と連絡される。一方、上述したように、拡散領域13は、d1方向に延伸する先端部の区域A2内においても半導体基板10と連絡される。
図9に示す従来構成の場合、ゲート幅(方向d1に係るゲートの長さ)が大きくなると、両区域A2間の距離が長くなるため、拡散領域91が半導体基板10と連絡された領域(以下、適宜「連絡領域」という)の間の距離も長くなる。この結果、拡散領域91内に保持された電荷の電荷位置から、当該電荷をボディ領域15または半導体基板10の方向へ抜き取るための電気的連絡通路までの距離が長くなり、拡散領域91内から電荷をボディ領域15(または半導体基板10)へ放出させるのに多くの時間を必要とする構成であった。
しかし、本実施形態に示す横型MOSトランジスタ1では、拡散領域13に対し、d1の方向に延伸する区域A1内においても半導体基板10と連絡される突出領域13bを前記「連絡領域」として設ける構成とすることで、各連絡領域間の距離を一定範囲内に抑えながらd1方向に係るゲート幅を大きくすることが可能となる。このため、ゲート幅を大きく形成した横型MOSトランジスタであっても、拡散領域13内に保持された電荷を半導体基板10側に短時間で放出させることができるため、スイッチング速度の低下が十分に抑制され、安定した電気的特性を実現することが可能となる。
さらに、本実施形態の構成の場合、上記特許文献2のように、拡散領域13上方に形成された層間絶縁膜に対してコンタクトホールを形成してソース電極と連絡する必要がないため、ソース電極をドレイン電極(ドレイン領域11)側に延長させる必要がなく、ドレーン−ソース間耐圧の低下を招くということもない。
以下、図1に示す本実施形態の横型MOSトランジスタ1の製造方法の一例につき、簡単に説明する。なお、下記製造方法は、あくまで一例であって、例えばイオン注入の順序やイオン注入と絶縁膜の成膜順序等は一部前後しても構わない。
まず、P型半導体基板1上の所定領域にN型不純物イオンを注入してドレイン領域11を形成する。同様に、P型半導体基板1上の所定領域にP型不純物イオンを注入してボディ領域15を形成する。
次に、所定のマスクパターンで形成されたレジストをマスクとして、P型不純物イオンを注入して拡散領域13を形成する。このとき、拡散領域13が、区域A1及びA2においてドレイン領域11内に形成されるとともに、区域A1及び区域A2内の一部領域においてドレイン領域11のボディ領域15と対向する側の端部からボディ領域15側に向かってドレイン領域11外部に突出して形成されるようにパターニングされたレジストマスクを用いる。なお、本実施形態では、拡散領域13は、区域A1及びA2の両区域内において、ドレイン領域11のボディ領域15と対向する側の端部からボディ領域15側に向かって突出する部分を有し、当該部分の端部が、ボディ領域15のドレイン領域11側端部と離間して対向するように形成される。
次に、公知のLOCOS(LOCal Oxidation of Silicon)法によりフィールド絶縁膜22を形成する。そして、ゲート絶縁膜21を成膜した後、ボディ領域15よりも高濃度P型の不純物イオンを注入して、ボディ領域15内にボディコンタクト領域17を形成する。また、ドレイン領域11よりも高濃度N型の不純物イオンを注入して、ドレイン領域11内にドレインコンタクト領域12を、ボディ領域15内にソース領域16をそれぞれ形成する。
その後、ドレイン領域11とボディ領域15に挟まれた領域の上方、並びに、ドレイン領域11のボディ領域15側端部上方からフィールド絶縁膜22の一部にまたがるようにゲート電極14を形成する。ゲート電極14の形成方法としては、例えば、リンがドープされたポリシリコン膜をCVD法により形成し、その上にフォトエッチング技術によってレジストをパターニングした後、ドライエッチング技術等によって前記のポリシリコン膜を加工することにより形成される。
その後、表面に例えば常圧CVD(Chemical Vapor Deposition)法によって層間絶縁膜を形成した後、平坦化処理を施して表面段差を軽減する。そして、層間絶縁膜に対し、ゲート電極14、ドレインコンタクト領域12、ソース領域17、及びボディコンタクト領域16の上方に係る領域にコンタクトホールを形成し、例えばスパッタ法によって導電性材料膜(例えばAl膜)を成長させた後、フォトエッチング及びドライエッチングによってパターニングして金属電極を形成する。各金属電極は、それぞれゲート電極22、ドレインコンタクト領域12、ソース領域17、及びボディコンタクト領域16に対して電気的に接続される。このような工程を経て、本実施形態の横型MOSトランジスタ1が形成される。
なお、図1及び図2では、区域A1及びA2内において、拡散領域13の一部(突出領域13b)がボディ領域15と対向するドレイン領域11の端部からボディ領域15側に突出して半導体基板10と連絡することで「連絡領域」を形成するものとしたが、図9における区域A2内と同様に、突出領域13bの先端をボディ領域15内に位置するまで突出させることで連絡領域を形成しても良い(図3,図4参照)。図3は突出領域13bがボディ領域15内に突出した場合の平面図、図4(a)〜(c)は、図3におけるL1−L2線、L3−L4線、L5−L6線で切断したときの断面図を示している。
このように構成される場合であっても、区域A1内において拡散領域13がボディ領域15と連絡される突出領域13bを前記「連絡領域」として設ける構成となるため、拡散領域13内に保持された電荷を、拡散領域13と同導電型のボディ領域15を介して放出させることが可能となる。このため、図1及び図2に示す場合と同様、各連絡領域間の距離を一定範囲内に抑えながらd1方向に係るゲート幅を大きくすることが可能となる。このため、ゲート幅を大きく形成した横型MOSトランジスタであっても、拡散領域13内に保持された電荷を半導体基板10側に短時間で放出させることができるため、スイッチング速度の低下が十分に抑制され、安定した電気的特性を実現することが可能となる。
さらに、図1及び図2では、ボディ領域15とドレイン領域11が離間して対向する構成としたが、図5及び図6に示すように、ボディ領域15の外周部とドレイン領域11の外周部が接する構成であっても良い。図5はボディ領域15の外周部とドレイン領域11の外周部が接する場合の平面図、図6(a)〜(c)は、図5におけるL1−L2線、L3−L4線、L5−L6線で切断したときの断面図を示している。なお、この場合には、拡散領域13が有する突出領域13bの先端はボディ領域15内に位置することとなる。この場合も、図1及び図2と同様の効果を得ることができる。
なお、図1及び図2では、d1方向に延伸する区域A1内において、拡散領域13に対し、複数の領域に離散して半導体基板10あるいはボディ領域15と連絡された突出領域13bを設けることが構造上可能となる。このため、図9に示す従来構成のように、必ずしもd1方向に延伸する延伸先の端部(区域A2内)において、拡散領域13を半導体基板10あるいはボディ領域15と連絡しなくても良い。図7及び図8は、図1及び図2に示す構造に対し、区域A2内では拡散領域13を完全にドレイン領域11内に包含させた場合における概略構造図であり、図7が平面図を、図8(a)〜(c)は、図7におけるL1−L2線、L3−L4線、L5−L6線で切断したときの断面図を示している。しかしながら、スイッチング速度のさらなる向上を図るという観点に立てば、区域A1内のみならず、両先端部に係る区域A2内においても、拡散領域13を半導体基板10あるいはボディ領域15と連絡させることで同領域A2内にも連絡領域を形成することが好ましい。
なお、上記の各実施形態では、方向d1を長手方向として延伸するほぼ長方形形状の区域A1と、区域A1の両端部に形成されたほぼ半円形状の区域A2とを備える構成としたが、各区域A1,A2の形状は一例であって、図示された形状に限定されるものではない。
さらに、上記の各実施形態では、ボディコンタクト領域17の外周を取り囲むようにソース領域16が形成され、ボディ領域15の外周を取り囲むようにドレイン領域11が形成されるものとしたが、少なくとも方向d2の向きにボディコンタクト領域17を挟むようにソース領域16が形成され、同様に、少なくとも方向d2の向きにボディ領域15を挟むようにドレイン領域11が形成されるものとしても良い。言い換えれば、区域A2においては、ボディコンタクト領域17の外側にソース領域16が形成されていなくても構わないし、同様に、区域A2においては、ボディ領域15の外側にドレイン領域11が形成されていなくても構わない。しかし、拡散領域の端部には電界が集中しやすいため、電界集中が起こるのを緩和するためには、各図で図示したように、区域A2においても、ボディコンタクト領域17の外側にソース領域16が形成され、同様に、ボディ領域15の外側にドレイン領域11が形成される構成が望ましい。
また、上記の各実施形態では、それぞれ横型MOSトランジスタがP型半導体基板10上に形成されたNチャネル型MOSトランジスタである場合を例に挙げて説明したが、半導体基板並びに各拡散領域の導電型を反転させることでPチャネル型MOSトランジスタであっても同様の構成で実現することができる。
本発明の横型MOSトランジスタの概略平面図 本発明の横型MOSトランジスタの概略断面図 本発明の横型MOSトランジスタの別の概略平面図 本発明の横型MOSトランジスタの別の概略断面図 本発明の横型MOSトランジスタのさらに別の概略平面図 本発明の横型MOSトランジスタのさらに別の概略断面図 本発明の横型MOSトランジスタのさらに別の概略平面図 本発明の横型MOSトランジスタのさらに別の概略断面図 従来の横型MOSトランジスタの概略構造図
符号の説明
1: 本発明の横型MOSトランジスタ
10: 半導体基板
11: ドレイン領域
12: ドレインコンタクト領域
13: 拡散領域(第1拡散領域)
14: ゲート電極
15: ボディ領域
16: ソース領域
17: ボディコンタクト領域
21: ゲート絶縁膜
22: フィールド絶縁膜
91: 拡散領域
100: 従来の横型MOSトランジスタ

Claims (5)

  1. 第1導電型の半導体基板と、
    前記半導体基板内に形成され、前記半導体基板の基板面に平行な所定の第1方向を長手方向として延伸する前記第1導電型のボディ領域と、
    前記半導体基板内において、前記第1方向を長手方向として延伸し、前記ボディ領域と離間して形成された前記第1導電型とは異なる第2導電型のドレイン領域と、
    前記ボディ領域内に形成され、前記第1方向を長手方向として延伸する前記ボディ領域よりも高濃度の前記第1導電型のボディコンタクト領域と、
    前記ボディ領域内において、前記ボディコンタクト領域よりも前記ドレイン領域側の位置に形成され、前記第1方向を長手方向として延伸する前記第2導電型のソース領域と、
    前記ドレイン領域内に形成され、前記第1方向を長手方向として延伸する前記ドレイン領域よりも高濃度の前記第2導電型のドレインコンタクト領域と、
    前記ソース領域と前記ドレインコンタクト領域の間に形成された前記第1導電型の第1拡散領域と、
    前記半導体基板の上面において、前記ソース領域と前記ドレイン領域に狭まれた領域の上方を含む位置に、ゲート絶縁膜を介して形成されたゲート電極と、を備えてなり、
    前記第1拡散領域が、
    前記ドレイン領域内において前記ボディ領域と離間した状態で前記第1方向に延伸して形成される主領域と、前記主領域内の前記ボディ領域と対向する外周端の一または離散した複数の一部領域から前記ボディ領域に向かう方向に前記ボディ領域または前記半導体基板と連絡する位置まで突出する突出領域とを有することを特徴とする半導体装置。
  2. 第1導電型の半導体基板と、
    前記半導体基板内に形成され、前記半導体基板の基板面に平行な所定の第1方向を長手方向として延伸する前記第1導電型のボディ領域と、
    前記半導体基板内において、前記第1方向を長手方向として延伸し、前記ボディ領域に接して形成された前記第1導電型とは異なる第2導電型のドレイン領域と、
    前記ボディ領域内に形成され、前記第1方向を長手方向として延伸する前記ボディ領域よりも高濃度の前記第1導電型のボディコンタクト領域と、
    前記ボディ領域内において、前記ボディコンタクト領域よりも前記ドレイン領域側の位置に形成され、前記第1方向を長手方向として延伸する前記第2導電型のソース領域と、
    前記ドレイン領域内に形成され、前記第1方向を長手方向として延伸する前記ドレイン領域よりも高濃度の前記第2導電型のドレインコンタクト領域と、
    前記ソース領域と前記ドレインコンタクト領域の間に形成された前記第1導電型の第1拡散領域と、
    前記半導体基板の上面において、前記ソース領域と前記ドレイン領域に狭まれた領域の上方を含む位置に、ゲート絶縁膜を介して形成されたゲート電極と、を備えてなり、
    前記第1拡散領域が、
    前記ドレイン領域内において前記ボディ領域と離間した状態で前記第1方向に延伸して形成される主領域と、前記主領域内の前記ボディ領域と接する外周端の一または離散した複数の一部領域から前記ボディ領域に向かう方向に前記ボディ領域の内部位置まで突出する突出領域とを有することを特徴とする半導体装置。
  3. 前記ソース領域が、前記ボディコンタクト領域の外側において前記第1方向に直交する第2方向に前記ボディコンタクト領域を挟むように形成され、
    前記ドレイン領域が、前記ボディ領域の外側において前記第2方向に前記ボディ領域を挟むように形成されることで、前記第2方向に離間した第1端及び第2端それぞれの外周端で前記ボディ領域と対向するかまたは接する構成であり、
    前記突出領域が、前記ドレイン領域内の前記第1端及び前記第2端のそれぞれの外周端において、一または離散した複数の一部領域から前記ボディ領域に向かう方向に突出することを特徴とする請求項1または2に記載の半導体装置。
  4. 前記ソース領域が、延伸する前記第1方向の両端部においても前記ボディコンタクト領域の外側に位置することで、前記ボディコンタクト領域の外周を取り囲むように形成され、
    前記ドレイン領域が、延伸する前記第1方向の両端部においても前記ボディ領域の外側に位置することで、当該両端部においても前記ボディ領域と対向するかまたは接するように前記ボディ領域の外周を取り囲むように形成され、
    前記第1拡散領域が、前記第1方向の両端部に位置する前記ドレイン領域内にも形成されていることを特徴とする請求項3に記載の半導体装置。
  5. 前記第1拡散領域が、前記第1方向の両端部に位置する前記ドレイン領域内において、前記ボディ領域との対向面または接触面から前記ボディ領域に向かう方向に突出することで、前記ボディ領域または前記半導体基板と連絡されることを特徴とする請求項4に記載の半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011161748A1 (ja) * 2010-06-21 2011-12-29 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2012157025A1 (ja) * 2011-05-17 2012-11-22 トヨタ自動車株式会社 半導体装置
JP2013254857A (ja) * 2012-06-07 2013-12-19 Fuji Electric Co Ltd 半導体装置およびその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06204482A (ja) * 1992-05-21 1994-07-22 Philips Electron Nv 半導体装置
JPH10189964A (ja) * 1996-12-27 1998-07-21 Sanyo Electric Co Ltd 半導体装置及び半導体装置の製造方法
JP3137840B2 (ja) * 1994-08-31 2001-02-26 松下電子工業株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06204482A (ja) * 1992-05-21 1994-07-22 Philips Electron Nv 半導体装置
JP3137840B2 (ja) * 1994-08-31 2001-02-26 松下電子工業株式会社 半導体装置
JPH10189964A (ja) * 1996-12-27 1998-07-21 Sanyo Electric Co Ltd 半導体装置及び半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011161748A1 (ja) * 2010-06-21 2011-12-29 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US11114527B2 (en) 2010-06-21 2021-09-07 Renesas Electronics Corporation Semiconductor device and method for manufacturing same
WO2012157025A1 (ja) * 2011-05-17 2012-11-22 トヨタ自動車株式会社 半導体装置
JP2013254857A (ja) * 2012-06-07 2013-12-19 Fuji Electric Co Ltd 半導体装置およびその製造方法

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