JP2008288402A - 半導体装置 - Google Patents

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信生 坪井
Akio Nishida
彰男 西田
Masakazu Okada
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Abstract

【課題】一方のゲート電極中の不純物が他方のゲート電極に拡散することを抑制するとともに、当該ゲート電極とコンタクトプラグとの接触抵抗を低減することが可能な技術を提供する。
【解決手段】ゲート電極30は、N型ゲート部分30NとP型ゲート部分30Pとを有している。ゲート電極30の側面31には、N型及びP型ゲート部分の境界領域BRに切り欠き部33が設けられている。N型ゲート部分30Nの側面31Nにおける切り欠き部33が形成されている領域31NNと、N型ゲート部分30Nの側面32Nとの間の最短距離は、N型ゲート部分30Nにおける第1活性領域の直上の部分の幅よりも小さく設定されている。コンタクトプラグ40は、N型及びP型ゲート部分の上面と、ゲート電極30の側面31の切り欠き部33が形成されている領域とに接触している。
【選択図】図4

Description

本発明は、MISトランジスタを備える半導体装置に関する。
従来からMISトランジスタを備える半導体装置に関して様々な技術が提案されている。例えば、特許文献1〜8には、P型MOSトランジスタにおけるP型不純物を含むゲート電極と、N型MOSトランジスタにおけるN型不純物を含むゲート電極との間の不純物の相互拡散を防止する技術が提案されている。
特開平6−104259号公報 特開2002−76139号公報 特開平7−86421号公報 特開平5−198686号公報 特開平2−239656号公報 特開平8−107153号公報 特開平10−12745号公報 特開平8−264661号公報
さて、上述のような異なる導電型の不純物を含む2つのゲート電極を備える半導体装置においては、当該2つのゲート電極の両方に接触するコンタクトプラグが形成されることがある。このような半導体装置においては、一方のゲート電極中の不純物が他方のゲート電極に拡散することを防止するとともに、これらのゲート電極とコンタクトプラグとの接触抵抗を低減させることが望まれる。
そこで、本発明は上述の点に鑑みて成されたものであり、一方のゲート電極中の不純物が他方のゲート電極に拡散することを抑制するとともに、当該ゲート電極とコンタクトプラグとの接触抵抗を低減することが可能な技術を提供することを目的とする。
この発明の一実施形態に係る半導体装置は、素子分離構造によって第1及び第2活性領域が区画された半導体基板を備えている。第1活性領域にはN型MISトランジスタのソース・ドレイン領域が形成されており、第2活性領域にはP型MISトランジスタのソース・ドレイン領域が形成されている。N型及びP型MISトランジスタは、それらに共通のゲート電極を備えている。ゲート電極にはコンタクトプラグが接触している。ゲート電極は、第1活性領域の上方に位置するとともにN型不純物を含み、N型MISトランジスタのゲートとして機能するN型ゲート部分と、第2活性領域の上方に位置するとともにP型不純物を含み、P型MISトランジスタのゲートとして機能するP型ゲート部分とを有している。N型及びP型ゲート部分は、第1及び第2活性領域の間の素子分離構造上で互いに接触している。ゲート電極の一方の側面には、N型及びP型ゲート部分の境界領域に切り欠き部が設けられている。N型ゲート部分の一方の側面における切り欠き部が形成されている領域と、N型ゲート部分の他方の側面との間の最短距離は、N型ゲート部分における第1活性領域の直上の部分の幅よりも小さく設定されている。また、P型ゲート部分の一方の側面における切り欠き部が形成されている領域と、P型ゲート部分の他方の側面との間の最短距離は、P型ゲート部分における第2活性領域の直上の部分の幅よりも小さく設定されている。そして、コンタクトプラグは、上記境界領域において、N型及びP型ゲート部分の上面と、ゲート電極の一方の側面における切り欠き部が形成されている領域とに接触している。
この発明の一実施形態に係る半導体装置によれば、N型ゲート部分の一方の側面における切り欠き部が形成されている領域と、N型ゲート部分の他方の側面との間の最短距離が、N型ゲート部分における第1活性領域の直上の部分の幅よりも小さく設定されているため、P型ゲート部分内のP型不純物が、N型ゲート部分における第1活性領域の直上の部分、つまりN型MISトランジスタのチャネル領域の直上の部分に拡散しにくくなる。したがって、N型MISトランジスタの性能劣化を抑制することができる。
また、P型ゲート部分の一方の側面における切り欠き部が形成されている領域と、P型ゲート部分の他方の側面との間の最短距離が、P型ゲート部分における第2活性領域の直上の部分の幅よりも小さく設定されているため、N型ゲート部分内のN型不純物が、P型ゲート部分における第2活性領域の直上の部分、つまりP型MISトランジスタのチャネル領域の直上の部分に拡散しにくくなる。したがって、P型MISトランジスタの性能劣化を抑制することができる。
さらに、コンタクトプラグは、N型及びP型ゲート部分の境界領域において、N型及びP型ゲート部分の上面だけではなく、ゲート電極の一方の側面における切り欠き部が形成されている領域にも接触しているため、コンタクトプラグとゲート電極との間の接触面積を増大することができ、それらの間の接触抵抗を低減することができる。
実施の形態1.
図1は本発明の実施の形態1に係る半導体装置の構造を示す上面図である。図2は図1中の矢視A−Aにおける断面図を、図3は図1中の矢視B−Bにおける断面図をそれぞれ示している。なお図1では、説明の便宜上、図2,3中の層間絶縁膜50及び配線60の記載を省略している。
図1〜3に示されるように、本実施の形態1に係る半導体装置は、例えばP型のシリコン基板である半導体基板1を備えている。半導体基板1には、N型MISトランジスタNMTが形成される活性領域ARNと、P型MISトランジスタPMTが形成される活性領域ARPとを当該半導体基板1に区画する素子分離構造2が形成されている。素子分離構造2は例えばシリコン酸化膜から成る。N型MISトランジスタNMTは例えばN型MOSトランジスタであって、P型MISトランジスタPMTは例えばP型MOSトランジスタである。本実施の形態1では、N型MISトランジスタNMTとP型MISトランジスタPMTとでインバータ回路を構成している。
活性領域ARN,ARPの上面内には、それぞれP型ウェル領域3及びN型ウェル領域4が形成されている。P型ウェル領域3上にはN型MISトランジスタNMTのゲート絶縁膜12が形成されており、N型ウェル領域4上にはP型MISトランジスタPMTのゲート絶縁膜22が形成されている。
半導体基板1上には、N型MISトランジスタNMTと、P型MISトランジスタPMTとに共通のゲート電極30が形成されている。ゲート電極30は、少なくとも、活性領域ARN上から活性領域ARP上まで延在している。したがって、ゲート電極30は、活性領域ARN上にゲート絶縁膜12を介して、活性領域ARP上にゲート絶縁膜22を介してそれぞれ形成されており、さらに活性領域ARNと活性領域ARPとの間の素子分離構造2上に形成されている。
ゲート電極30は、N型不純物を含むN型ゲート部分30Nと、P型不純物を含むP型ゲート部分30Pとで構成されている。N型ゲート部分30NはN型MISトランジスタNMTのゲートとして機能し、P型ゲート部分30PはP型MISトランジスタPMTのゲートとして機能する。N型ゲート部分30Nは、活性領域ARN上から、活性領域ARN,ARP間の素子分離構造2上まで延在している。P型ゲート部分30Pは、活性領域ARP上から、活性領域ARN,ARP間の素子分離構造2上まで延在している。そして、N型ゲート部分30Nと、P型ゲート部分30Pとが、活性領域ARN,ARP間の素子分離構造2上で互いに接触している。つまり、ゲート電極30では、N型ゲート部分30NとP型ゲート部分30Pとの境界が、活性領域ARN,ARP間の素子分離構造2上に存在している。
ゲート電極30は、その上端部に、コバルトシリサイド等から成るシリサイド膜(図示せず)を有している。ゲート電極30は、シリサイド膜以外の部分はポリシリコンで形成されている。ゲート電極30の側面には、例えばシリコン窒化膜から成るサイドウォール38が形成されている。
P型ウェル領域3の上面内には、N型MISトランジスタNMTの2つのソース・ドレイン領域11が互いに対向するように形成されている。そして、N型ゲート部分30Nは、2つのソース・ドレイン領域11の間のP型ウェル領域3上にゲート絶縁膜12を介して形成されている。一方で、N型ウェル領域4の上面内には、P型MISトランジスタPMTの2つのソース・ドレイン領域21が互いに対向するように形成されている。そして、P型ゲート部分30Pは、2つのソース・ドレイン領域21の間のN型ウェル領域4上にゲート絶縁膜22を介して形成されている。
半導体基板1上には、ゲート絶縁膜12,22、ゲート電極30及び素子分離構造2を覆って層間絶縁膜50が形成されている。層間絶縁膜50は例えばシリコン酸化膜から成る。層間絶縁膜50内には、その上面からゲート電極30に達するコンタクトプラグ40が形成されている。コンタクトプラグ40は、例えばポリシリコンから成り、N型ゲート部分30NとP型ゲート部分30Pとの境界領域BRにおいて、N型ゲート部分30N及びP型ゲート部分30Pの上面と、それらの側面とに接触している。また層間絶縁膜50には、その上面からソース・ドレイン領域11に達するコンタクトプラグ42と、その上面からソース・ドレイン領域21に達するコンタクトプラグ41とが形成されている。そして、層間絶縁膜50上にはコンタクトプラグ40と接触して配線60が形成されている。配線60は例えばアルミニウムから成る。なお、図示していないが、層間絶縁膜50上には、コンタクトプラグ41,42にそれぞれ接触する複数の配線も形成されている。
次に、本実施の形態1に係るゲート電極30の構造について詳細に説明する。図4はゲート電極30における、N型ゲート部分30NとP型ゲート部分30Pとの境界領域BRを拡大して示す上面図である。図4に示されるように、ゲート電極30の一方の側面31には、境界領域BRに切り欠き部33が形成されている。また、側面31と対向する、ゲート電極30の他方の側面32には、切り欠き部33と対向するように境界領域BRに切り欠き部34が形成されている。これにより、ゲート電極30では、N型ゲート部分30NとP型ゲート部分30Pとの境界領域BRにおいてその幅が狭くなっている。ゲート電極30では、切り欠き部33,34が形成されている領域での幅はd2であって、それ以外の領域での幅はd1(>d2)である。以後、ゲート電極30の側面31のうち、N型ゲート部分30Nの側面を「側面31N」と呼び、P型ゲート部分30Pの側面を「側面31P」と呼ぶ。また、ゲート電極30の側面32のうち、N型ゲート部分30Nの側面を「側面32N」と呼び、P型ゲート部分30Pの側面を「側面32P」と呼ぶ。
本実施の形態1に係る半導体装置では、N型ゲート部分30Nの側面31Nにおける、切り欠き部33が形成されている領域31NNと、N型ゲート部分30Nの側面32Nとの間の最短距離はd2となっている。また、N型ゲート部分30Nの側面32Nにおける、切り欠き部34が形成されている領域32NNと、N型ゲート部分30Nの側面31Nとの間の最短距離もd2となっている。したがって、N型ゲート部分30Nの側面31Nにおける、切り欠き部33が形成されている領域31NNと、N型ゲート部分30Nの側面32Nとの間の最短距離は、N型ゲート部分30Nにおける活性領域ARNの直上の部分の幅、つまりd1よりも小さくなっている。同様に、N型ゲート部分30Nの側面32Nにおける、切り欠き部34が形成されている領域32NNと、N型ゲート部分30Nの側面31Nとの間の最短距離は、N型ゲート部分30Nにおける活性領域ARNの直上の部分の幅よりも小さくなっている。
また、本実施の形態1では、P型ゲート部分30Pの側面31Pにおける、切り欠き部33が形成されている領域31PPと、P型ゲート部分30Pの側面32Pとの間の最短距離はd2となっており、P型ゲート部分30Pの側面32Pにおける、切り欠き部34が形成されている領域32PPと、P型ゲート部分30Pの側面31Pとの間の最短距離もd2となっている。したがって、P型ゲート部分30Pの側面31Pにおける、切り欠き部33が形成されている領域31PPと、P型ゲート部分30Pの側面32Pとの間の最短距離は、P型ゲート部分30Pにおける活性領域ARPの直上の部分の幅、つまりd1よりも小さくなっている。同様に、P型ゲート部分30Pの側面32Pにおける、切り欠き部34が形成されている領域32PPと、P型ゲート部分30Pの側面31Pとの間の最短距離は、P型ゲート部分30Pにおける活性領域ARPの直上の部分の幅よりも小さくなっている。
また、本実施の形態1では、図2に示されるように、ゲート電極30の上面には、境界領域BRに凹部35が形成されている。具体的には、ゲート電極30のうち、幅が狭くなっている部分の上面、つまり切り欠き部33,34が形成されている部分の上面が、他の部分の上面よりも凹んでいる。そして、この凹部35には、コンタクトプラグ40が充填されている。
また、本実施の形態1では、コンタクトプラグ40は、境界領域BRにおいて、N型ゲート部分30N及びP型ゲート部分30Pの上面と、N型ゲート部分30Nの側面31N,32Nと、P型ゲート部分30Pの側面31P,32Pとに接触している。したがって、コンタクトプラグ40は、ゲート電極30の一方の側面31における切り欠き部33が形成されている領域(領域31NN,31PP)と、ゲート電極30の他方の側面32における切り欠き部34が形成されている領域(領域32NN,32PP)とに接触している。後述するように、コンタクトプラグ40を充填するコンタクトホールを層間絶縁膜50に形成する際には、ゲート電極30の側面のサイドウォール38の上端部が除去される。その結果、図3に示されるように、N型ゲート部分30N及びP型ゲート部分30Pの側面がサイドウォール38から部分的に露出し、当該露出した側面にコンタクトプラグ40が接触するようになる。
次に、本実施の形態1に係る半導体装置の製造方法について説明する。図5〜17は本実施の形態1に係る半導体装置の製造方法を工程順に示す図である。図6〜9,11,13,16は図1中の矢視A−Aに相当する位置での断面図であって、図17は図1中の矢視B−Bに相当する位置での断面図である。そして、図5,10,12は、それぞれ図6,11,13に示される構造の上面図である。
まず図5,6に示されるように、半導体基板1に素子分離構造2、P型ウェル領域3、N型ウェル領域4、ゲート絶縁膜12,22を形成する。そして、ゲート電極30となる導電膜130を全面に形成する。導電膜130は例えばポリシリコンから成る。
次に図7に示されるように、活性領域ARP上の導電膜130を露出する開口パターンを有するレジスト135を導電膜130上に形成する。そして、得られた構造に対して、その上方からレジスト135をマスクに用いてP型不純物136Pを例えばイオン注入法で導入する。その後、レジスト135を除去する。続いて、図8に示されるように、活性領域ARN上の導電膜130を露出する開口パターンを有するレジスト137を導電膜130上に形成する。そして、得られた構造に対して、その上方からレジスト137をマスクに用いてN型不純物138Nを例えばイオン注入法で導入する。そして、レジスト137を除去する。これにより、図9に示されるように、導電膜130では、活性領域ARN上の部分130NがN型不純物を含むようになり、活性領域ARP上の部分130PがP型不純物を含むようになる。
次に、全面にレジスト140を形成する。そして、写真製版技術を用いてレジスト140を所定形状にパターンニングする。これにより、図10,11に示されるように、後の工程で形成されるゲート電極30と同様の形状を有するレジスト140が完成する。このとき、レジスト140における幅の狭い部分は、パターンニング時の膜減りにより、その上面が他の部分の上面よりも凹み、レジスト140の上面には凹部141が形成される。
次に、レジスト140をマスクに用いて導電膜130をエッチングする。これにより、図12,13に示されるように、N型MISトランジスタNMTとP型MISトランジスタPMTとに共通のゲート電極30が半導体基板1上に形成される。このとき、エッチング時の膜減りにより、ゲート電極30の境界領域BRにおける幅の狭い部分の上面に凹部35が形成される。
次に、P型ウェル領域3に対して比較的低濃度でN型不純物をイオン注入し、ソース・ドレイン領域11の一部となるN型エクステンション領域を形成する。このとき、N型ゲート部分30NにもN型不純物が導入される。そして、N型ウェル領域4に対して比較的低濃度でP型不純物をイオン注入し、ソース・ドレイン領域21の一部となるP型エクステンション領域を形成する。このとき、P型ゲート部分30PにもP型不純物が導入される。
次に図14に示されるように、ゲート電極30の側面にサイドウォール38を形成する。このとき、ゲート電極30の切り欠き部33,34にはサイドウォール38が充填される。続いて、P型ウェル領域3に対して比較的高濃度でN型不純物をイオン注入する。このとき、N型ゲート部分30NにもN型不純物が導入される。続いて、N型ウェル領域4に対して比較的高濃度でP型不純物をイオン注入する。このとき、P型ゲート部分30PにもP型不純物が導入される。これにより、図15に示されるように、ソース・ドレイン領域11,21が完成する。
次に、全面に層間絶縁膜50を形成する。そして、図16,17に示されるように、層間絶縁膜50内にその厚さ方向の貫通するコンタクトホール55を形成する。このコンタクトホール55は、N型ゲート部分30NとP型ゲート部分30Pとの境界領域BRを露出している。したがって、ゲート電極30の幅の狭い部分はコンタクトホール55によって露出している。コンタクトホール55を形成する際には、図17に示されるように、サイドウォール38の上端部が削られて、ゲート電極30の側面が部分的に露出するようになる。
なお、コンタクトプラグ41,42が充填される、ソース・ドレイン領域11,21に達するコンタクトホールについては、コンタクトホール55の形成と同時に層間絶縁膜50に形成しても良いし、その前の工程あるいは後の工程で層間絶縁膜50に形成しても良い。
次に、コンタクトホール55を充填するコンタクトプラグ40と、ソース・ドレイン領域11に達するコンタクトホールを充填するコンタクトプラグ42と、ソース・ドレイン領域21に達するコンタクトホールを充填するコンタクトプラグ41とを形成する。そして、層間絶縁膜50上に、コンタクトプラグ40に接触する配線60と、コンタクトプラグ41に接触する配線と、コンタクトプラグ42に接触する配線とを形成する。これにより、図1〜3に示される半導体装置が完成する。
以上のように、本実施の形態1に係る半導体装置では、N型ゲート部分30Nの側面31Nにおける切り欠き部33が形成されている領域31NNと、N型ゲート部分30Nの側面32Nとの間の最短距離が、N型ゲート部分30Nにおける活性領域ARNの直上の部分の幅、言い換えれば、N型MISトランジスタNMTのチャネル領域の直上の部分の幅よりも小さく設定されている。また、N型ゲート部分30Nの側面32Nにおける切り欠き部34が形成されている領域32NNと、N型ゲート部分30Nの側面31Nとの間の最短距離が、N型ゲート部分30Nにおける活性領域ARNの直上の部分の幅よりも小さく設定されている。このように、N型ゲート部分30Nでは、境界領域BRにおいてその幅が狭くなっているため、P型ゲート部分30PのP型不純物が、N型ゲート部分30Nにおける活性領域ARNの直上の部分に拡散しにくくなる。よって、N型MISトランジスタNMTの性能劣化を抑制することができる。
さらに、コンタクトプラグ40は、境界領域BRにおいて、N型ゲート部分30N及びP型ゲート部分30Pの上面だけではなく、ゲート電極30の一方の側面31における切り欠き部33が形成されている領域にも接触しているため、コンタクトプラグ40とゲート電極30との接触面積を増大することができ、それらの間の接触抵抗を低減することができる。
これに対して、本実施の形態1とは異なり、N型ゲート部分30NとP型ゲート部分30Pとを完全に分離した場合には、N型ゲート部分30NとP型ゲート部分30Pとの間での不純物の相互拡散は防止できるが、ゲート電極30とコンタクトプラグ40との接触面積が減少し、それらの間の接触抵抗が増大する。
また、本実施の形態1とは異なり、境界領域BRにおけるゲート電極30の側面31,32のいずれか一方にコンタクトパッドを設けることによって、ゲート電極30とコンタクトプラグ40との接触抵抗を低減することはできるが、N型ゲート部分30NとP型ゲート部分30Pとの間での不純物の相互拡散を抑制することはできない。
本実施の形態1では、境界領域BRにおけるゲート電極30の形状を工夫するとともに、当該ゲート電極30とコンタクトプラグ40との接触方法を工夫することによって、P型ゲート部分30PのP型不純物が、N型ゲート部分30Nにおける活性領域ARNの直上の部分に拡散しにくくなるとともに、コンタクトプラグ40とゲート電極30との間の接触抵抗を低減することができる。
同様に、本実施の形態1に係る半導体装置では、P型ゲート部分30Pの一方の側面31Pにおける切り欠き部33が形成されている領域31PPと、P型ゲート部分30Pの他方の側面32Pとの間の最短距離が、P型ゲート部分30Pにおける活性領域ARPの直上の部分の幅、言い換えれば、P型MISトランジスタPMTのチャネル領域の直上の部分の幅よりも小さく設定されている。また、P型ゲート部分30Pの側面32Pにおける切り欠き部34が形成されている領域32PPと、P型ゲート部分30Pの側面31Pとの間の最短距離が、P型ゲート部分30Pにおける活性領域ARPの直上の部分の幅よりも小さく設定されている。このように、P型ゲート部分30Pでは、境界領域BRにおいてその幅が狭くなっているため、N型ゲート部分30NのN型不純物が、P型ゲート部分30Pにおける活性領域ARPの直上の部分に拡散しにくくなる。よって、P型MISトランジスタPMTの性能劣化を抑制することができる。
また、本実施の形態1では、ゲート電極30の他方の側面32には、切り欠き部33に対向して切り欠き部34が境界領域BRに形成されている。そして、コンタクトプラグ40は、ゲート電極30の他方の側面32における切り欠き部34が形成されている領域にも接触している。したがって、コンタクトプラグ40とゲート電極30との間の接触面積をさらに増大することができ、それらの間の接触抵抗をさらに低減することができる。
さらに、切り欠き部33,34を設けることによって、境界領域BRにおいてはゲート電極30の両側面が凹んでいる。そのため、活性領域ARNと活性領域ARPとの間の距離を小さく設定することができる。
上述のように、境界領域BRにおけるゲート電極30の側面にコンタクトパッドを設けると、活性領域ARN,ARPの間の素子分離構造2上にコンタクトパッドが位置するようになる。この場合には、コンタクトパッドのゲート電位が活性領域ARN,ARPに影響を与えないように、コンタクトパッドと活性領域ARNとの間の距離、及びコンタクトパッドと活性領域ARPとの間の距離を十分に確保する必要がある。したがって、活性領域ARNと活性領域ARPとを近づけて配置することは困難である。
本実施の形態1では、境界領域BRにおいてゲート電極30の両側面が凹んでいるため、ゲート電極30のうち活性領域ARN,ARPの間の素子分離構造2上に位置する部分のゲート電位が活性領域ARN,ARPに与える影響を低減でき、活性領域ARNと活性領域ARPとの間の距離を小さく設定することができる。その結果、本半導体装置の微細化が可能となる。
また、本実施の形態1では、ゲート電極30の上面におけるコンタクトプラグ40の接触部分が凹んでいるため、ゲート電極30とコンタクトプラグ40との接触面積をさらに大きくすることができ、それらの間の接触抵抗をさらに低減することができる。
実施の形態2.
図18は本発明の実施の形態2に係る半導体装置の構造を示す上面図であり、図19は図18中の矢視B−Bにおける断面図である。また図20は本実施の形態2に係るゲート電極30の構造を示す上面図である。本実施の形態2に係る半導体装置は、上述の実施の形態1に係る半導体装置において、境界領域BRにおけるゲート電極30の形状を変更したものである。以下に、実施の形態1に係る半導体装置との相違点を中心に、本実施の形態2に係る半導体装置について説明する。
図20に示されるように、本実施の形態2では、ゲート電極30の一方の側面31には、境界領域BRに切り欠き部133が形成されている。また、側面31と対向する、ゲート電極30の他方の側面32には、切り欠き部133と対向するように突出部134が境界領域BRに形成されている。これにより、本実施の形態2に係るゲート電極30は、N型ゲート部分30NとP型ゲート部分30Pとの境界領域BRの部分が片側にずれて配置されたような形状となっている。
本実施の形態2に係る半導体装置では、N型ゲート部分30Nの側面31Nにおける、切り欠き部133が形成されている領域31NNNと、N型ゲート部分30Nの側面32Nとの間の最短距離はd3となっている。また、P型ゲート部分30Pの側面31Pにおける、切り欠き部133が形成されている領域31PPPと、P型ゲート部分30Pの側面32Pとの間の最短距離もd3となっている。そして、ゲート電極30では、片側にずれている部分の幅も、それ以外の部分の幅もd1となっており、d1>d3に設定されている。したがって、N型ゲート部分30Nの側面31Nにおける、切り欠き部133が形成されている領域31NNNと、N型ゲート部分30Nの側面32Nとの間の最短距離は、N型ゲート部分30Nにおける活性領域ARNの直上の部分の幅、つまりd1よりも小さくなっている。同様に、P型ゲート部分30Pの側面31Pにおける、切り欠き部133が形成されている領域31PPPと、P型ゲート部分30Pの側面32Pとの間の最短距離は、P型ゲート部分30Pにおける活性領域ARPの直上の部分の幅よりも小さくなっている。
また、本実施の形態2では、ゲート電極30の側面32に形成された突出部134の突出距離はd4であって、d4<d1に設定されている。したがって、突出部134の突出距離は、N型ゲート部分30Nにおける活性領域ARNの直上の部分の幅及びP型ゲート部分30Pにおける活性領域ARPの直上の部分の幅よりも小さくなっている。
また、本実施の形態2では、コンタクトプラグ40は、境界領域BRにおいて、N型ゲート部分30N及びP型ゲート部分30Pの上面と、N型ゲート部分30Nの側面31N,32Nと、P型ゲート部分30Pの側面31P,32Pとに接触している。したがって、コンタクトプラグ40は、ゲート電極30の一方の側面31における切り欠き部133が形成されている領域(領域31NNN,31PPP)に接触している。ただし、コンタクトプラグ40は、突出部134の先端部の上面及び側面には接触していない。
以上のような構造を有する本実施の形態2に係る半導体装置は、実施の形態1に係る半導体装置の製造方法と同様にして製造することができる。
このように、本実施の形態2に係る半導体装置では、N型ゲート部分30Nの一方の側面31Nにおける切り欠き部133が形成されている領域31NNNと、N型ゲート部分30Nの他方の側面32Nとの間の最短距離が、N型ゲート部分30Nにおける活性領域ARNの直上の部分の幅よりも小さく設定されている。したがって、P型ゲート部分30PのP型不純物が、N型ゲート部分30Nにおける活性領域ARNの直上の部分に拡散しにくくなる。よって、N型MISトランジスタNMTの性能劣化を抑制することができる。
さらに、コンタクトプラグ40は、境界領域BRにおいて、N型ゲート部分30N及びP型ゲート部分30Pの上面だけではなく、ゲート電極30の一方の側面31における切り欠き部133が形成されている領域にも接触しているため、コンタクトプラグ40とゲート電極30との接触面積を増大することができ、それらの間の接触抵抗を低減することができる。
また、本実施の形態2では、P型ゲート部分30Pの一方の側面31Pにおける切り欠き部133が形成されている領域31PPPと、P型ゲート部分30Pの他方の側面32Pとの間の最短距離が、P型ゲート部分30Pにおける活性領域ARPの直上の部分の幅よりも小さく設定されている。したがって、N型ゲート部分30NのN型不純物が、P型ゲート部分30Pにおける活性領域ARPの直上の部分に拡散しにくくなる。よって、P型MISトランジスタPMTの性能劣化を抑制することができる。
また、本実施の形態2では、境界領域BRにおけるゲート電極30の側面32に設けられた突出部134の突出距離が小さいため、当該突出部134のゲート電位が活性領域ARN,ARPに与える影響を低減できる。したがって、突出部134と活性領域ARNとの距離、及び突出部134と活性領域ARPとの距離を小さくすることができる。よって、活性領域ARNと活性領域ARPとの間の距離を小さく設定することができ、本半導体装置の微細化が可能となる。
実施の形態3.
図21は本発明の実施の形態3に係る半導体装置の構造を示す上面図であり、図22は図21中の矢視B−Bにおける断面図である。また図23は本実施の形態3に係るゲート電極30の構造を示す上面図である。本実施の形態3に係る半導体装置は、上述の実施の形態1に係る半導体装置において、境界領域BRにおけるゲート電極30の形状を変更したものである。以下に、実施の形態1に係る半導体装置との相違点を中心に、本実施の形態3に係る半導体装置について説明する。
図23に示されるように、本実施の形態3に係る半導体装置では、境界領域BRにおけるゲート電極30の側面31,32にそれぞれ突出部234,235が形成されている。その結果、ゲート電極30の幅が境界領域BRにおいて部分的に広くなっている。
境界領域BRにおけるゲート電極30の幅の広い部分には、その厚み方向に貫通する貫通孔233が形成されている。貫通孔233によって露出するゲート電極30の内側面236のうちN型ゲート部分30Nの側面236Nと、N型ゲート部分30Nの一方の外側の側面31Nとの間の最短距離はd5となっており、当該側面236Nと、N型ゲート部分30Nの他方の外側の側面32Nとの間の最短距離もd5となっている。同様にして、貫通孔233によって露出するゲート電極30の内側面236のうちP型ゲート部分30Pの側面236Pと、P型ゲート部分30Pの一方の外側の側面31Pとの間の最短距離はd5となっており、当該側面236Pと、P型ゲート部分30Pの他方の外側の側面32Pとの間の最短距離もd5となっている。そして、ゲート電極30では、幅が広くなっている部分を除く部分の幅はd1となっており、d1>(2×d5)に設定されている。
以上より、側面236Nと側面31Nとの間の最短距離と、側面236Nと側面32Nとの間の最短距離とを足し合わせた値は、N型ゲート部分30Nにおける活性領域ARNの直上の部分の幅、つまりd1よりも小さくなっている。同様に、側面236Pと側面31Pとの間の最短距離と、側面236Pと側面32Pとの間の最短距離とを足し合わせた値は、P型ゲート部分30Pにおける活性領域ARPの直上の部分の幅よりも小さくなっている。
また、本実施の形態3では、ゲート電極30の側面31に形成された突出部234の突出距離と、ゲート電極30の側面32に形成された突出部235の突出距離は、ともにd6であって、d6<d1に設定されている。したがって、突出部234,235のそれぞれの突出距離は、N型ゲート部分30Nにおける活性領域ARNの直上の部分の幅、及びP型ゲート部分30Pにおける活性領域ARPの直上の部分の幅よりも小さくなっている。
また、本実施の形態3では、コンタクトプラグ40は、境界領域BRにおいて、N型ゲート部分30N及びP型ゲート部分30Pの上面と、ゲート電極30の側面31,32と、貫通孔233によって露出する内側面236とに接触している。ただし、コンタクトプラグ40は、突出部234,235のそれぞれの先端部の上面及び側面には接触していない。
以上のような構造を有する本実施の形態3に係る半導体装置は、実施の形態1に係る半導体装置の製造方法と同様にして製造することができる。
このように、本実施の形態3に係る半導体装置では、貫通孔233によって露出するゲート電極30の内側面236のうちのN型ゲート部分30Nの側面236Nと、N型ゲート部分30Nの一方の外側の側面31Nとの間の最短距離と、当該側面236Nと、N型ゲート部分30Nの他方の外側の側面32Nとの間の最短距離とを足し合わせた値が、N型ゲート部分30Nにおける活性領域ARNの直上の部分の幅よりも小さく設定されている。そのため、P型ゲート部分30PのP型不純物が、N型ゲート部分30Nにおける活性領域ARNの直上の部分に拡散しにくくなる。したがって、N型MISトランジスタNMTの性能劣化を抑制することができる。
さらに、コンタクトプラグ40は、境界領域BRにおいて、N型ゲート部分30N及びP型ゲート部分30Pの上面だけではなく、ゲート電極30の内側面236にも接触しているため、コンタクトプラグ40とゲート電極30との間の接触面積を増大でき、それらの間の接触抵抗を低減することができる。
同様に、貫通孔233によって露出するゲート電極30の内側面236のうちのP型ゲート部分30Pの側面236Pと、P型ゲート部分30Pの一方の外側の側面31Pとの間の最短距離と、当該側面236Pと、P型ゲート部分30Pの他方の外側の側面32Pとの間の最短距離とを足し合わせた値は、P型ゲート部分30Pにおける活性領域ARPの直上の部分の幅よりも小さく設定されている。そのため、N型ゲート部分30NのN型不純物が、P型ゲート部分30Pにおける活性領域ARPの直上の部分に拡散しにくくなる。したがって、P型MISトランジスタPMTの性能劣化を抑制することができる。
また、本実施の形態3では、境界領域BRにおいけるゲート電極30の側面30,31にそれぞれ設けられた突出部234,235の突出距離が小さいため、活性領域ARNと活性領域ARPとの間の距離を小さく設定することができる。その結果、本半導体装置の微細化が可能となる。
なお、本実施の形態3及び上述の実施の形態2に係る半導体装置においても、実施の形態1と同様に、ゲート電極30の上面におけるコンタクトプラグ40との接触部分を凹ませることによって、ゲート電極30とコンタクトプラグ40との接触抵抗をさらに低減することができる。
本発明の実施の形態1に係る半導体装置の構造を示す上面図である。 本発明の実施の形態1に係る半導体装置の構造を示す断面図である。 本発明の実施の形態1に係る半導体装置の構造を示す断面図である。 本発明の実施の形態1に係るゲート電極の構造を示す上面図である。 本発明の実施の形態1に係る半導体装置の製造方法を示す図である。 本発明の実施の形態1に係る半導体装置の製造方法を示す図である。 本発明の実施の形態1に係る半導体装置の製造方法を示す図である。 本発明の実施の形態1に係る半導体装置の製造方法を示す図である。 本発明の実施の形態1に係る半導体装置の製造方法を示す図である。 本発明の実施の形態1に係る半導体装置の製造方法を示す図である。 本発明の実施の形態1に係る半導体装置の製造方法を示す図である。 本発明の実施の形態1に係る半導体装置の製造方法を示す図である。 本発明の実施の形態1に係る半導体装置の製造方法を示す図である。 本発明の実施の形態1に係る半導体装置の製造方法を示す図である。 本発明の実施の形態1に係る半導体装置の製造方法を示す図である。 本発明の実施の形態1に係る半導体装置の製造方法を示す図である。 本発明の実施の形態1に係る半導体装置の製造方法を示す図である。 本発明の実施の形態2に係る半導体装置の構造を示す上面図である。 本発明の実施の形態2に係る半導体装置の構造を示す断面図である。 本発明の実施の形態2に係るゲート電極の構造を示す上面図である。 本発明の実施の形態3に係る半導体装置の構造を示す上面図である。 本発明の実施の形態3に係る半導体装置の構造を示す断面図である。 本発明の実施の形態3に係るゲート電極の構造を示す上面図である。
符号の説明
1 半導体基板、30 ゲート電極、30N N型ゲート部分、30P P型ゲート部分、40 コンタクトプラグ、31,32 側面、33,34,133 切り欠き部、35 凹部、134,234,235 突出部、136P P型不純物、138N N型不純物、233 貫通孔、236 内側面、ARN,ARP 活性領域、BR 境界領域、NMT N型MISトランジスタ、PMT P型MISトランジスタ。

Claims (8)

  1. 半導体基板と、
    前記半導体基板に第1及び第2活性領域を区画する素子分離構造と、
    前記第1活性領域にソース・ドレイン領域を有する第1導電型の第1MISトランジスタと、
    前記第2活性領域にソース・ドレイン領域を有する第2導電型の第2MISトランジスタと、
    前記第1及び第2MISトランジスタに共通して設けられたゲート電極に接触するコンタクトプラグと
    を備え、
    前記ゲート電極は、
    前記第1活性領域の上方に位置するとともに前記第1導電型の不純物を含み、前記第1MISトランジスタのゲートとして機能する第1ゲート部分と、
    前記第2活性領域の上方に位置するとともに前記第2導電型の不純物を含み、前記第2MISトランジスタのゲートとして機能する第2ゲート部分と
    を有し、
    前記第1及び第2ゲート部分は、前記第1及び第2活性領域の間の前記素子分離構造上で互いに接触しており、
    前記ゲート電極の一方の側面には、前記第1及び第2ゲート部分の境界領域に切り欠き部が設けられており、
    前記第1ゲート部分の前記一方の側面における前記切り欠き部が形成されている領域と、前記第1ゲート部分の他方の側面との間の最短距離は、前記第1ゲート部分における前記第1活性領域の直上の部分の幅よりも小さく設定されており、
    前記コンタクトプラグは、前記境界領域において、前記第1及び第2ゲート部分の上面と、前記一方の側面における前記切り欠き部が形成されている領域とに接触している、半導体装置。
  2. 請求項1に記載の半導体装置であって、
    前記第2ゲート部分の前記一方の側面における前記切り欠き部が形成されている領域と、前記第2ゲート部分の他方の側面との間の最短距離は、前記第2ゲート部分における前記第2活性領域の直上の部分の幅よりも小さく設定されている、半導体装置。
  3. 請求項2に記載の半導体装置であって、
    前記ゲート電極の前記他方の側面には、前記切り欠き部と対向する第2切り欠き部が前記境界領域に設けられており、
    前記コンタクトプラグは、前記境界領域において、前記第1及び第2ゲート部分の上面と、前記一方の側面における前記切り欠き部が形成されている領域と、前記他方の側面における前記第2切り欠き部が形成されている領域とに接触している、半導体装置。
  4. 請求項1に記載の半導体装置であって、
    前記ゲート電極の他方の側面には、前記切り欠き部と対向する突出部が前記境界領域に設けられており、
    前記突出部の突出距離は、前記第1ゲート部分における前記第1活性領域の直上の部分の幅及び前記第2ゲート部分における前記第2活性領域の直上の部分の幅よりも小さく設定されている、半導体装置。
  5. 半導体基板と、
    前記半導体基板に第1及び第2活性領域を区画する素子分離構造と、
    前記第1活性領域にソース・ドレイン領域を有する第1導電型の第1MISトランジスタと、
    前記第2活性領域にソース・ドレイン領域を有する第2導電型の第2MISトランジスタと、
    前記第1及び第2MISトランジスタに共通して設けられたゲート電極に接触するコンタクトプラグと
    を備え、
    前記ゲート電極は、
    前記第1活性領域の上方に位置するとともに前記第1導電型の不純物を含み、前記第1MISトランジスタのゲートとして機能する第1ゲート部分と、
    前記第2活性領域の上方に位置するとともに前記第2導電型の不純物を含み、前記第2MISトランジスタのゲートとして機能する第2ゲート部分と
    を有し、
    前記第1及び第2ゲート部分は、前記第1及び第2活性領域の間の前記素子分離構造上で互いに接触しており、
    前記ゲート電極には、前記第1及び第2ゲート部分の境界領域に、当該ゲート電極の厚さ方向に貫通する貫通孔が設けられており、
    前記貫通孔によって露出する前記ゲート電極の内側面のうちの前記第1ゲート部分の側面と、前記第1ゲート部分の一方の外側面との間の最短距離と、当該内側面のうちの前記第1ゲート部分の側面と、前記第1ゲート部分の他方の外側面との間の最短距離とを足し合わせた値は、前記第1ゲート部分における前記第1活性領域の直上の部分の幅よりも小さく設定されており、
    前記コンタクトプラグは、前記境界領域において、前記第1及び第2ゲート部分の上面と前記内側面とに接触している、半導体装置。
  6. 請求項5に記載の半導体装置であって、
    前記貫通孔によって露出する前記ゲート電極の内側面のうちの前記第2ゲート部分の側面と、前記第2ゲート部分の一方の外側面との間の最短距離と、当該内側面のうちの前記第2ゲート部分の側面と、前記第2ゲート部分の他方の外側面との間の最短距離とを足し合わせた値は、前記第2ゲート部分における前記第2活性領域の直上の部分の幅よりも小さく設定されている、半導体装置。
  7. 請求項5に記載の半導体装置であって、
    前記ゲート電極の一方及び他方の外側面の少なくとも一方には、前記境界領域に突出部が設けられており、
    前記突出部の突出距離は、前記第1ゲート部分における前記第1活性領域の直上の部分の幅及び前記第2ゲート部分における前記第2活性領域の直上の部分の幅よりも小さく設定されている、半導体装置。
  8. 請求項1乃至請求項7のいずれか一つに記載の半導体装置であって、
    前記ゲート電極の上面における前記コンタクトプラグとの接触部分は凹んでいる、半導体装置。
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* Cited by examiner, † Cited by third party
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10068901B2 (en) 2016-01-25 2018-09-04 Samsung Electronics Co., Ltd. Semiconductor device including transistors with different threshold voltages
US11355492B2 (en) 2016-01-25 2022-06-07 Samsung Electronics Co., Ltd. Semiconductor device with chamfered upper portions of work function layer
US9640629B1 (en) 2016-03-10 2017-05-02 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same

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