JP2022170768A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】層間絶縁膜にサブトレンチ形状が形成されることによるショートやリーク電流の発生を抑制する。【解決手段】層間絶縁膜１０にコンタクト部と対応する凹部１０ｃを形成しておいてから、それよりも広い範囲で層間絶縁膜１０をドライエッチングすることでコンタクトホール１０ａを形成する。【選択図】図１

Description

本発明は、トレンチゲート構造の半導体素子を有する半導体装置の製造方法に関するものである。

トレンチゲート構造の半導体素子を有する半導体装置を製造する場合、特許文献１のように、トレンチゲート構造を層間絶縁膜で覆ったのち、ドライエッチングによって層間絶縁膜にコンタクトホールを形成する工程が行われる。例えば、半導体素子がトレンチゲート構造のＭＯＳＦＥＴである場合、トレンチゲート構造を層間絶縁膜で覆った後、層間絶縁膜にソース領域などを露出させるコンタクトホールを形成する。このコンタクトホールを通じて、ソース領域などと層間絶縁膜の上に形成されるソース電極との電気的接続を行っている。

特開２０１９－４６９０８号公報

しかしながら、エッチングにより大面積のコンタクトホールを形成する場合、小面積の開口部を形成する場合と比較して、エッチングマスクとなるレジストから供給されるデポジション成分、つまりポリマーが相対的に少なくなる。このため、ポリマーによる保護膜が十分に形成されなくなる。したがって、ドライエッチング時に生成されるイオンがコンタクトホール側壁や底部から反射すると、コンタクトホールの開口端において局所的に異常なエッチングが進行し、サブトレンチ形状が形成される。これにより、層間絶縁膜の一部が除去されて例えば下方に位置するゲート電極が露出したり層間絶縁膜が薄くなったりすることにより、層間絶縁膜上の電極とゲート電極とがショートしたり、リーク電流の発生の原因となる。

本発明は上記点に鑑みて、層間絶縁膜にサブトレンチ形状が形成されることによるショートやリーク電流の発生を抑制できる半導体装置の製造方法を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明は、トレンチゲート構造の半導体素子を有する半導体装置の製造方法であって、第１または第２導電型の半導体にて構成される基板（１）を用意することと、基板の上に、第１導電型のドリフト層（２、３）を介して第２導電型のベース領域（４）が形成されると共に該ベース領域の表層部に第１導電型層（５）およびベース領域のコンタクト領域（６）が形成され、さらに第１導電型層およびベース領域を貫通してドリフト層に達するトレンチ（７）内に、ゲート絶縁膜（８）を介してゲート電極（９）が配置されたトレンチゲート構造を有する半導体素子の素子部分を形成することと、トレンチゲート構造と第１導電型層およびコンタクト領域の上に、層間絶縁膜（１０）を形成することと、半導体素子が形成されるセル領域において、層間絶縁膜の上に、第１開口部（２０ａ）が形成された第１マスク（２０）を配置することと、第１マスクを用いたエッチングを行うことで、層間絶縁膜を厚み方向の途中まで除去して凹部（１０ｃ）を形成することと、第１マスクを除去したのち、少なくともトレンチゲート構造の長手方向の両側において、第１開口部の開口端よりもセル領域の外側に開口端が位置する第２開口部（２１ａ）が形成された第２マスク（２１）を配置することと、第２マスクを用いたドライエッチングによりコンタクトホール（１０ａ）を形成することで、トレンチ内に層間絶縁膜を残しつつコンタクトホールを通じて第１導電型層およびコンタクト領域を露出させてコンタクト部を形成することと、コンタクト部において、第１導電型層およびコンタクト領域と接触させられる表面電極（１１）を形成することと、を含んでいる。

このように、層間絶縁膜にコンタクト部と対応する凹部を形成してからそれよりも広い範囲で層間絶縁膜をドライエッチングしてコンタクトホールを形成することで、第１導電型層およびコンタクト領域を露出させてコンタクト部を形成している。これにより、コンタクトホールの開口端にサブトレンチ形状が形成されることを抑制することができ、ショートやリーク電流の発生を抑制することが可能となる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態にかかる半導体装置の製造方法により製造されるＭＯＳＦＥＴを備えた半導体装置の断面図である。 図１に示す半導体装置の上面図である。 図１に示す半導体装置の製造工程中の断面図である。 図３Ａに続く半導体装置の製造工程中の断面図である。 図３Ｂに続く半導体装置の製造工程中の断面図である。 図３Ｃに続く半導体装置の製造工程中の断面図である。 サブトレンチ形状が形成された半導体装置の断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
本発明の第１実施形態について説明する。ここでは、トレンチゲート構造の半導体素子として、ＭＯＳＦＥＴを備えた半導体装置の製造方法について説明するが、それに先立ち、その製造方法により製造されるＭＯＳＦＥＴの概略構成について、図１を参照して説明する。なお、図１は、トレンチゲート構造のＭＯＳＦＥＴが形成されたセル領域の外縁近傍の断面を示しているが、ここで示したセル領域とセル領域を囲むように形成された図示しない外周耐圧構造とにより半導体装置が構成されている。

図１に示すように、半導体装置は、シリコン（Ｓｉ）や炭化珪素（ＳｉＣ）などの半導体材料で構成された基板１を用いて形成されている。基板１は、ｎ型とされ、ｎ型不純物が高濃度でドープされている。基板１の上には、基板１よりも低不純物濃度とされたｎ^－型不純物層２が形成されている。また、ｎ^－型不純物層２の表面上に、ｎ型電流分散層３が形成され、さらにその上にｐ型ベース領域４が形成されている。ｎ型電流分散層３は、ｎ^－型不純物層２と共にドリフト層を構成するものであり、ｎ^－型不純物層２よりも高濃度とされることで基板１の平面方向に電流を分散させる役割を果たす。ｐ型ベース領域４は、縦型ＭＯＳＦＥＴのチャネルを構成する第２導電型層を構成するものであり、後述するトレンチゲート構造を構成するトレンチ７の両側において、トレンチ７の側面に接するように形成されている。

ｐ型ベース領域４の表層部のうちのトレンチゲート構造側には、トレンチゲート構造に接するように、ｎ型不純物が高濃度にドープされた第１導電型層に相当するｎ^＋型ソース領域５が形成されている。また、ｐ型ベース領域４の表層部のうちｎ^＋型ソース領域５を挟んでトレンチゲート構造の反対側の位置に、ｐ型不純物が高濃度にドープされたｐ^＋型コンタクト領域６が形成されている。

さらに、ｐ型ベース領域４およびｎ^＋型ソース領域５などを貫通してｎ^－型不純物層２に達するトレンチ７が形成されている。このトレンチ７の側面と接するようにｐ型ベース領域４およびｎ^＋型ソース領域５が配置されている。そして、トレンチ７の内壁面は酸化膜などによって構成されたゲート絶縁膜８で覆われており、ゲート絶縁膜８の表面にドープトＰｏｌｙ－Ｓｉにて構成されたゲート電極９が形成されている。このように、トレンチ７内にゲート絶縁膜８およびゲート電極９が配置されることで、トレンチゲート構造が構成されている。

トレンチゲート構造は、図２に示すように、例えば紙面上下方向、図１で言えば紙面法線方向を長手方向とした短冊状とされている。複数本のトレンチゲート構造が紙面左右方向に等間隔にストライプ状に並べられることで複数セルが備えられたセル領域が構成されている。

また、図１に示すように、トレンチゲート構造のうちのセル領域の外縁部、つまり後述するコンタクト部よりも外側に位置しているものの間には、ｎ^＋型ソース領域５が形成されておらず、ｐ型ベース領域４が表面まで残されている。このため、この部分はトレンチゲート構造が形成されているもののＭＯＳ動作が行われない領域になっている。そして、最もセル領域の外側に位置するゲート電極９がさらにセル領域の外方において、ｐ型ベース領域４の上に残されることでゲートライナー８ａが構成されている。なお、図示していないが、図２の紙面上下方向の両端にも、各トレンチゲート構造と直交するようにゲートライナー８ａが形成されている。このゲートライナー８ａを介して各ゲート電極９が電気的に接続され、同一のゲート電圧が印加されるようになっている。

また、ｐ型ベース領域４やトレンチゲート構造などの上には層間絶縁膜１０が形成されている。層間絶縁膜１０には、ｎ^＋型ソース領域５およびｐ^＋型コンタクト領域６と後述するソース電極１１とのコンタクトが取れるように、コンタクトホール１０ａが形成されている。このコンタクトホール１０ａにて開口した底部がｎ^＋型ソース領域５およびｐ^＋型コンタクト領域６とソース電極１１とのコンタクトが取られるコンタクト部となり、コンタクト部では、ゲート電極９を覆う部分のみに層間絶縁膜１０が残されている。

具体的には、コンタクト部では、層間絶縁膜１０がトレンチ７内にのみ残されており、トレンチゲート構造および層間絶縁膜１０によってトレンチ７内が埋め込まれている。このため、本実施形態の場合、コンタクト部においては、層間絶縁膜１０の表面とｎ^＋型ソース領域５およびｐ^＋型コンタクト領域６の表面と同一平面とされている。そして、トレンチ７の外側では、層間絶縁膜１０が除去されていてｎ^＋型ソース領域５およびｐ^＋型コンタクト領域６が露出した状態となっている。また、層間絶縁膜１０は、コンタクト部の外周を囲むように、所定幅分、薄く残った状態となっている（以下、この部分を薄厚部１０ｂという）。さらに、層間絶縁膜１０は、薄厚部１０ｂよりも外周側の位置では、ｐ型ベース領域４の上に厚く残った状態とされていて、ＭＯＳ動作しない部分のトレンチゲート構造などを覆っている。

また、層間絶縁膜１０やｎ^＋型ソース領域５およびｐ^＋型コンタクト領域６の上には、表面電極に相当するソース電極１１が形成されている。ソース電極１１は、ｎ^＋型ソース領域５およびｐ^＋型コンタクト領域６とオーミック接触させられている。そして、上記したように、層間絶縁膜１０がトレンチ７内に残されていることで、ソース電極１１とゲート電極９とが絶縁された状態となっている。

さらに、基板１の裏面側には、基板１と電気的に接続された裏面電極に相当するドレイン電極１２が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。なお、上記したように、図示していないが、セル領域の外周には外周耐圧構造、例えばガードリングなどが構成されている。そして、セル領域と外周耐圧構造とにより半導体装置が構成されている。

続いて、本実施形態の半導体装置の製造方法について説明する。ただし、半導体装置の製造方法のうちのＭＯＳＦＥＴを構成する素子部分の各部の製造工程については従来と同様であるため、ここでは主に素子部分を形成した後の製造工程について説明する。

まず、基板１を用意し、この基板１の表面にｎ^－型不純物層２とｎ型電流分散層３およびｐ型ベース領域４を順にエピタキシャル成長させる。次に、イオン注入により、ｐ型ベース領域４の表層部に、ｎ^＋型ソース領域５およびｐ^＋型コンタクト領域６を形成する。続いて、ｎ^＋型ソース領域５やｐ型ベース領域４の表面からｐ型ベース領域４を貫通してｎ型電流分散層３に達するトレンチ７を形成したのち、酸化膜のデポジションなどによってゲート絶縁膜８を形成する。さらに、ゲート絶縁膜８の表面にドープトポリシリコンを成膜した後、エッチバックしてトレンチ７にゲート電極９を残す。これにより、トレンチゲート構造が構成される。このとき、セル領域の外縁部において、部分的にドープトポリシリコンをマスクしてエッチバックしている。これにより、ゲートライナー８ａが残され、トレンチゲート構造の先端や最もセル領域の外側に位置するゲート電極９がゲートライナー８ａと接続された状態になる。

その後、図３Ａに示すように、ｎ^＋型ソース領域５およびｐ^＋型コンタクト領域６に加えてトレンチゲート構造を覆いつつトレンチ７内を埋め込むように層間絶縁膜１０を成膜する。層間絶縁膜１０については、単一の種類の絶縁膜で構成された単層構造としても良いし、複数の絶縁膜で構成された積層構造としても良い。また、層間絶縁膜１０を複数の絶縁膜で構成された積層構造とする場合、絶縁膜の種類を複数種類としても良いし、同種の膜を複数回積層しても良い。ここでは第１絶縁膜１０１と第２絶縁膜１０２の２種類の絶縁膜の積層構造によって層間絶縁膜１０を構成した場合を示してある。

そして、第１マスクとしてレジスト２０を配置し、図示しないが第１レチクルを用いて露光を行ったのち、現像を行ってレジスト２０をパターニングしてセル領域において第１開口部２０ａを形成する。このとき、第１レチクルとして、第１開口部２０ａがコンタクト部と対応した寸法となるものを用いている。

続いて、図３Ｂに示すように、レジスト２０をマスクとして層間絶縁膜１０を厚み方向の途中までエッチングする。例えば、エッチングにより層間絶縁膜１０を所定厚さ除去すること、ここでは第２絶縁膜１０２を除去することで凹部１０ｃを形成する。このときのエッチングについては、ドライエッチングとウェットエッチングのいずれでも良いが、ウェットエッチングを行うと、層間絶縁膜１０のうちの凹部１０ｃの角部が丸みを帯びた状態にできるため好ましい。

その後、レジスト２０を除去してから、図３Ｃに示すように、第２マスクとして再びレジスト２１を配置し、図示しない第２レチクルを用いて露光を行ったのち、現像を行ってレジスト２１をパターニングして第２開口部２１ａを形成する。このとき、第１レチクルと異なる第２レチクルとして、第２開口部２１ａの開口面積が第１開口部２０ａの開口面積よりも大きくなるように、第２開口部２１ａがコンタクト部より１回り大きくなるものを用いている。つまり、第２レチクルを用いることで、トレンチゲート構造の長手方向の両側さらにはその直交方向の両側において、第２開口部２１ａの開口端が図３Ａの工程でレジスト２０に形成した第１開口部２０ａよりも大きくなるようにしている。

そして、図３Ｄに示すように、レジスト２１をマスクとして層間絶縁膜１０をエッチングし、コンタクト部においてコンタクトホール１０ａを形成する。このとき、レジスト２０を用いたドライエッチングにより、コンタクト部と対応する寸法の凹部１０ｃを形成し、それよりも外側において層間絶縁膜１０が厚く残った状態とした上で、次のレジスト２１を用いたエッチングを行うことになる。このため、凹部１０ｃが形成された位置においてエッチングが進んでｎ^＋型ソース領域５およびｐ^＋型コンタクト領域６が露出し、コンタクト部が形成される。このとき、ｎ^＋型ソース領域５およびｐ^＋型コンタクト領域６の露出によってエッチングを終了すればよいことから、自己整合的にコンタクト部を規定してエッチングを終了できるセルフアラインコンタクトが行える。そして、凹部１０ｃよりも外側においては、層間絶縁膜１０が厚く残った状態でのエッチングになるため、コンタクト部が形成されたときにはまだ層間絶縁膜１０が完全に除去されず、薄く残った薄厚部１０ｂが形成される。また、レジスト２１で覆われていた部分については、層間絶縁膜１０が薄厚部１０ｂよりも厚く残った状態となる。

この後の工程については図示しないが、レジスト２１を除去したのち、電極材料を成膜し、それをパターニングすることでｎ^＋型ソース領域５およびｐ^＋型コンタクト領域６と電気的に接続されるソース電極１１などを形成する。さらに、基板１の裏面側にも電極材料を成膜することでドレイン電極１２を形成する。このようにして、図１に示す半導体装置が完成する。

以上説明したように、本実施形態では、層間絶縁膜１０にコンタクト部と対応する凹部１０ｃを形成しておいてから、それよりも広い範囲で層間絶縁膜１０をドライエッチングすることでコンタクトホール１０ａを形成している。このため、コンタクトホール１０ａの開口端にサブトレンチ形状が形成されることが抑制される。以下、このような効果が得られる理由について説明する。

まず、従来では、図４に示すように、レジスト３０をマスクとした１度のドライエッチングによって層間絶縁膜１０に対してコンタクトホール１０ａを形成している。エッチングにより大面積のコンタクトホール１０ａを形成する場合、小面積のコンタクトホールを形成する場合と比較して、レジスト３０から供給されるデポジション成分、つまりポリマーが相対的に少なくなる。このため、ポリマーによる保護膜が十分に形成されなくなる。したがって、コンタクトホール１０ａの開口端において局所的に異常なエッチングが進行し、サブトレンチ形状が形成される。このように、層間絶縁膜１０の一部が除去されることにより、層間絶縁膜１０上のソース電極１１とゲート電極９との間のショートやリーク電流の発生の原因となる。

これに対して、本実施形態では、層間絶縁膜１０にコンタクト部と対応する凹部１０ｃを形成しておいてから、それよりも広い範囲で層間絶縁膜１０をドライエッチングすることでコンタクトホール１０ａを形成している。この場合、コンタクト部の外周側において、内側よりも層間絶縁膜１０が厚く残っている状態でドライエッチングが行われることになる。このため、コンタクトホール１０ａが大面積であるためにレジスト２１から供給されるデポジション成分が少なくなって、コンタクトホール１０ａの開口端において局所的に異常なエッチングが進行しても、層間絶縁膜１０が厚く残っている部分がエッチングされることになる。したがって、コンタクトホール１０ａの開口端にサブトレンチ形状が形成されることが抑制され、コンタクトホール１０ａの開口端において層間絶縁膜１０が削れてしまわず残るようにできる。これにより、層間絶縁膜１０上のソース電極１１とゲート電極９とがショートしたり、リーク電流が発生したりすることを抑制することが可能となる。

特に、第１マスクとなるレジスト２０を用いて凹部１０ｃを形成する際のエッチングをウェットエッチングで行うようにすれば、凹部１０ｃの角部が丸みを帯びた状態になる。このため、丸みを帯びて残った部分により、凹部１０ｃの角部において層間絶縁膜１０をより厚く残すことが可能となり、この部分でサブトレンチ形状が形成されることをより抑制することが可能となる。

また、本実施形態のように、層間絶縁膜１０を複数種類の絶縁膜で構成する場合、そのうちの一部のみを第１マスクを用いてエッチングしたときに、残りの絶縁膜をエッチングストッパとしてエッチングの終点検出を行うことができる。

（他の実施形態）
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

例えば、上記実施形態では、層間絶縁膜１０を第１絶縁膜１０１と第２絶縁膜１０２の複数の積層構造によって構成した場合を説明したが、１種類の単層構造であっても良い。その場合も、第１マスクによって層間絶縁膜１０を厚み方向の途中までエッチングしたのち、それよりも開口面積が広い第２マスクによって層間絶縁膜１０を除去することで、上記実施形態と同様の効果を得ることができる。

また、上記実施形態では、第１マスクによって層間絶縁膜１０をエッチングする際の好ましい形態として、ウェットエッチングを例に挙げたが、ドライエッチングであっても良い。

また、上記実施形態では、第１マスクとなるレジスト２０の第１開口部２０ａの開口面積よりも第２マスクとなるレジスト２１の第１開口部２０ａの開口面積の方が大きくなるようにした。例えば、第２開口部２１ａがコンタクト部より１回り大きくなるようにした。しかしながら、特に、サブトレンチ形状が形成されるのが図２中に丸で囲んだようなトレンチゲート構造の長手方向の両端位置である。このため、少なくともトレンチゲート構造の長手方向の両側において、第２開口部２１ａの開口端が第１開口部２０ａの開口端よりもセル領域の外側に位置するようにしていれば良い。

また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴを半導体素子の一例として挙げた。しかしながら、これは一例を示したに過ぎず、他の構造の半導体素子、例えばｎチャネルタイプに対して各構成要素の導電型を反転させたｐチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴとしても良い。さらに、ＭＯＳＦＥＴ以外に、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴの場合、基板１の導電型をｎ型からｐ型に変更する以外は、上記実施形態で説明した縦型ＭＯＳＦＥＴと同様である。

１ 基板
２ ｎ^－型不純物層
３ ｎ型電流分散層
４ ｐ型ベース領域
５ ｎ^＋型ソース領域
６ ｐ^＋型コンタクト領域
７ トレンチ
９ ゲート電極
１０ 層間絶縁膜
２０、２１ レジスト

Claims (5)

1. トレンチゲート構造の半導体素子を有する半導体装置の製造方法であって、
   第１または第２導電型の半導体にて構成される基板（１）を用意することと、
   前記基板の上に、第１導電型のドリフト層（２、３）を介して第２導電型のベース領域（４）が形成されると共に該ベース領域の表層部に第１導電型層（５）および前記ベース領域のコンタクト領域（６）が形成され、さらに前記第１導電型層および前記ベース領域を貫通して前記ドリフト層に達するトレンチ（７）内に、ゲート絶縁膜（８）を介してゲート電極（９）が配置されたトレンチゲート構造を有する半導体素子の素子部分を形成することと、
   前記トレンチゲート構造と前記第１導電型層および前記コンタクト領域の上に、層間絶縁膜（１０）を形成することと、
   前記半導体素子が形成されるセル領域において、前記層間絶縁膜の上に、第１開口部（２０ａ）が形成された第１マスク（２０）を配置することと、
   前記第１マスクを用いたエッチングを行うことで、前記層間絶縁膜を厚み方向の途中まで除去して凹部（１０ｃ）を形成することと、
   前記第１マスクを除去したのち、少なくとも前記トレンチゲート構造の長手方向の両側において、前記第１開口部の開口端よりも前記セル領域の外側に開口端が位置する第２開口部（２１ａ）が形成された第２マスク（２１）を配置することと、
   前記第２マスクを用いたドライエッチングによりコンタクトホール（１０ａ）を形成することで、前記トレンチ内に前記層間絶縁膜を残しつつ前記コンタクトホールを通じて前記第１導電型層および前記コンタクト領域を露出させてコンタクト部を形成することと、
   前記コンタクト部において、前記第１導電型層および前記コンタクト領域と接触させられる表面電極（１１）を形成することと、
   を含む、トレンチゲート構造の半導体素子を有する半導体装置の製造方法。
2. 前記第２マスクを配置することでは、前記長手方向に直交する方向の両側においても、前記第１開口部の開口端よりも前記第２開口部の開口端が前記セル領域の外側に位置するように前記第２マスクを配置する、請求項１に記載のトレンチゲート構造の半導体素子を有する半導体装置の製造方法。
3. 前記第１マスクを配置することでは、前記第１マスクを構成するレジスト（２０）を配置したのち、第１レチクルを用いた露光を行うと共に現像を行うことで前記第１開口部を形成し、
   前記第２マスクを配置することでは、前記第２マスクを構成するレジスト（２１）を配置したのち、前記第１レチクルと異なる第２レチクルを用いた露光を行うと共に現像を行うことで前記第１開口部を形成する、請求項１または２に記載のトレンチゲート構造の半導体素子を有する半導体装置の製造方法。
4. 前記第１マスクを配置すること、および、前記第２マスクを配置することでは、
   前記長手方向と直交する方向に複数本並べられてストライプ状にされた前記トレンチゲート構造の前記複数本を跨いで前記第１開口部および前記第２開口部を形成する、請求項３に記載のトレンチゲート構造の半導体素子を有する半導体装置の製造方法。
5. 前記コンタクト部を形成することでは、前記第１導電型層および前記コンタクト領域の表面と前記トレンチ内に残る前記層間絶縁膜の表面とを同一平面とする、請求項１ないし４のいずれか１つに記載のトレンチゲート構造の半導体素子を有する半導体装置の製造方法。

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