KR20080069427A - 반도체 소자의 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 게이트와 드레인이 중첩되는 영역에서 GIDL(Gate-Induced Drain Leakage)의 증가를 억제할 수 있는 반도체 소자의 트랜지스터 및 그 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 일측부가 다른 부위보다 두껍게 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극과, 상기 게이트 전극의 양측으로 노출되는 상기 기판에 형성된 소오스 및 드레인 영역을 포함하며, 이를 통해 온 상태에서 소오스 영역에서 유입되는 확산 전류가 저하되지 않게 하는 동시에 오프 상태에서 게이트와 드레인 영역간에 유발되는 GIDL 증가 현상을 억제할 수 있다.
게이트 절연막, 두께, GIDL, 산화막, 질화막
Description
도 1은 본 발명의 실시예1에 따른 반도체 소자의 트랜지스터를 도시한 단면도.
도 2a 내지 도 2e는 도 1에 도시된 트랜지스터의 제조방법을 도시한 공정 단면도.
도 3은 본 발명의 실시예2에 따른 반도체 소자의 트랜지스터를 도시한 단면도.
도 4a 내지 도 4e는 도 3에 도시된 트랜지스터의 제조방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판 12 : 소자 분리막
13 : 게이트 절연막 13A : 산화막
13B : 질화막 14 : 폴리실리콘막
15 : 금속 실리사이드막 16 : 하드 마스크막
17 : 스페이서 18A : 소오스 영역
18B : 드레인 영역 100 : 게이트
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로, 금속 산화물 반도체(Metal Oxide Semiconductor: 이하 "MOS"라 함)에서는 전력 소비를 줄이기 위해 누설 전류를 감소시켜야 한다. 이러한 MOS 소자 내의 주요 누설 전류 성분은 게이트-유도된 드레인 누설 전류(Gate-Induced Drain Leakage: 이하, "GIDL"라 함)이며, 이는 게이트가 드레인과 중첩되는 MOS 전계 효과 트랜지스터(MOS Field Effect Transistor: 이하, "MOSFET"라 함)의 드레인 표면에서 트랩 보조된 밴드간 터널링(Trap-Assisted Band-to-Band Tunneling: 이하 "TAT"라 함)에 의해 주로 야기된다. 그런데, 반도체 소자가 고집적화될수록 게이트 산화막의 두께도 점차 얇아지고 있지만, 채널 및 소오스 및 드레인 접합영역에 주입되는 불순물의 농도는 점차 증가하고 있다. 이에 따라, 얇은 게이트 전극과 드레인 접합 영역 사이에 강한 전계(electric field)가 형성되어 GIDL 전류가 급격히 증가하는 문제가 발생한다.
종래기술에 따른 반도체 소자의 게이트 형성방법은 반도체 기판 상에 게이트 산화막, 폴리실리콘막, 금속 실리사이드막 및 하드 마스크를 순차적으로 형성한 후 이들을 식각공정을 통해 식각하는 방법으로 진행된다. 그런 다음, 게이트 양측의 기판에 이온주입공정을 실시하여 소오스 및 드레인 영역을 형성하여 트랜지스터를 제조한다.
통상, 종래기술에 따른 게이트 형성공정시, 게이트 산화막은 균일한 두께로 형성된다. 하지만, 소자의 고집적화에 따라 게이트 산화막의 캐패시턴스(capacitance)를 향상시키기 위해 게이트 산화막을 얇은 두께로 형성하기 때문에 채널 가장자리 부분, 즉 게이트와 드레인 영역이 접하는 영역에서 전류가 누설되는 GIDL 현상이 나타나게 된다. 이로 인해 소자의 오프(off) 전류 특성이 저하되는 문제가 발생한다.
따라서, 본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 다음과 같은 목적들이 있다.
첫째, 본 발명은 게이트와 드레인이 중첩되는 영역에서 GIDL의 증가를 억제할 수 있는 반도체 소자의 트랜지스터 및 그 제조 방법을 제공하는데 그 목적이 있다.
둘째, 본 발명은 게이트와 드레인이 중첩되는 영역에서 게이트 산화막을 두껍게 형성함으로써 GIDL의 증가를 억제할 수 있는 반도체 소자의 트랜지스터 및 그 제조 방법을 제공하는데 다른 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 기판 상에 일측부가 다른 부위보다 두껍게 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극과, 상기 게이트 전극의 양측으로 노출되는 상기 기판에 형성된 소오스 및 드레인 영역을 포함하는 반도체 소자의 트랜지스터를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 상에 양측부가 중앙부보다 두껍게 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극과, 상기 게이트 전극의 양측으로 노출되는 상기 기판에 형성된 소오스 및 드레인 영역을 포함하는 반도체 소자의 트랜지스터를 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 기판 상에 제1 및 제2 게이트 절연막을 형성하는 단계와, 상기 제2 게이트 절연막의 일부를 식각하는 단계와, 식각된 상기 제2 게이트 절연막 상에 게이트 도전층을 형성하는 단계와, 상기 게이트 도전층과 상기 제1 게이트 절연막 사이의 일측부에 상기 제2 게이트 절연막의 일부가 잔류되도록 상기 게이트 도전층, 상기 제2 게이트 절연막 및 상기 제1 게이트 절연막을 식각하여 게이트 전극을 형성하는 단계와, 상기 제2 게이트 절연막이 잔류된 부위와 중첩되도록 상기 게이트 전극의 일측으로 노출되는 상기 기판에 드레인 영역을 형성하는 동시에 상기 게이트 전극의 타측으로 노출되는 상기 기판에 소오스 영역을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 기판 상에 제1 및 제2 게이트 절연막을 형성하는 단계와, 상기 제2 게이트 절연막의 일부를 식각하는 단계와, 식각된 상기 제2 게이트 절연막 상에 게이트 도전층을 형성하는 단계와, 상기 게이트 도전층과 상기 제1 게이트 절연막 사이의 양측부에 상기 제2 게이트 절연막의 일부가 잔류되도록 상기 게이트 도전층, 상기 제2 게이트 절연막 및 상기 제1 게이트 절연막을 식각하여 게이트 전극을 형성하는 단계와, 상기 제2 게이트 절연막이 잔류된 부위와 중첩되도록 상기 게이트 전극의 일측으로 노출되는 상기 기판에 소오스 및 드레인 드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 도면번호(참조번호)로 표시된 부분은 동일한 요소들을 나타낸다.
실시예1
도 1은 본 발명의 실시예1에 따른 반도체 소자의 트랜지스터를 도시한 단면도이다.
도 1에 도시된 바와 같이, 소자 분리막(12)이 형성된 반도체 기판(11) 상부 의 소정 영역에 일측이 타측보다 두꺼운 게이트 절연막(13)이 형성된다. 게이트 절연막(13)은 드레인 영역(18B)과 게이트(100)가 중첩되는 부분이 다른 부분보다 두껍게 형성되며, 산화막(13A) 및 질화막(13B)을 이용하여 게이트 절연막(13)을 형성한다. 그리고, 게이트 절연막(13) 상부에 폴리실리콘막(14), 금속 실리사이드막(15) 및 하드 마스크(16)가 적층되어 게이트(100)가 형성된다. 또한, 게이트(100) 측벽에 스페이서(17)가 형성되고, 게이트(100) 양측의 반도체 기판(11) 상에 게이트(100)와 일부 중첩되도록 소오스 영역(18A) 및 드레인 영역(18B)이 형성된다. 드레인 영역(18B)은 전술한 바와 같이 게이트 절연막(13)의 두껍게 형성된 부분까지 중첩되어 형성된다.
상기에서 설명한 바와 같이, 본 발명의 실시예1에 따른 반도체 소자의 트랜지스터는 드레인 영역(18B)과 게이트(100)가 중첩되는 부분이 두껍고 다른 부분은 얇은 게이트 절연막(13)이 형성된다. 따라서, 게이트 절연막(13)은 채널 중앙 부분에서 높은 캐패시턴스를 갖고, 드레인 영역(18B)과 게이트(100)가 중첩되는 영역은 중앙부에 비해 상대적으로 낮은 캐패시턴스를 갖는 구조로 형성된다. 이에 따라, 채널 중앙 부분에서의 게이트(100)의 소자 제어력은 뛰어나고, 동시에 채널 가장자리 부분에서 GIDL 증가 현상은 억제된 트랜지스터를 구현할 수 있다. 따라서, 균일한 두께의 게이트 산화막을 갖는 종래의 트랜지스터에 비해 개선된 오프(off) 전류 특성을 갖는다.
이하, 도 2a 내지 도 2e를 결부시켜 도 1에 도시된 본 발명의 실시예1에 따른 반도체 소자의 트랜지스터 제조방법에 대해 설명하기로 한다. 여기서, 도 2a 내 지 도 2e는 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(11) 상의 소정 영역에 액티브 영역 및 필드 영역을 정의하는 소자 분리막(12) 및 웰(미도시) 등을 형성한다. 그리고, 반도체 기판(11) 상부에 산화 공정을 실시하여 산화막(13a)을 형성한다. 산화막(13A) 상부에 증착 공정을 통하여 질화막(13B) 및 희생 산화막(13C)을 순차적으로 형성한다. 그리고, 희생 산화막(13C) 상부에 제 1 감광막(20)을 형성한다. 여기서, 희생 산화막(13C)은 제 1 감광막(20) 형성시 제 1 감광막(20)으로부터 유발될 수 있는 산화막(13A) 및 질화막(13B)의 오염을 방지하기 위해 형성한다. 이후 제 1 마스크를 이용한 노광 및 현상 공정으로 제 1 감광막(20)을 패터닝한다. 제 1 감광막(20)은 소자 분리막(12) 사이의 반도체 기판(11) 중앙부가 노출되도록 패터닝된다. 또한, 제 1 감광막(20)을 노광하기 위한 제 1 마스크는 이후 게이트를 형성하기 위한 제 2 마스크와 일측으로부터 타측이 좁은 폭을 갖는 마스크이다. 즉, 제 1 마스크는 제 2 마스크와 소오스 쪽은 동일하고 드레인 쪽으로 폭이 좁은 마스크를 이용한다.
이어서, 도 2b에 도시된 바와 같이, 패터닝된 제 1 감광막(20)을 식각 마스크로 하여 희생 산화막(13C) 및 질화막(13B)을 건식식각공정으로 비등방성 식각한다.
이어서, 도 2c에 도시된 바와 같이, 패터닝된 제 1 감광막(20)을 제거한 후 희생 산화막(13C)을 제거한다. 그리고, 전체 구조 상부에 게이트 도전층으로서 폴리실리콘막(14), 금속 실리사이드막(15) 및 하드 마스크(16)를 순차적으로 형성한 다. 여기서, 금속 실리사이드막(15)은 저저항 게이트를 구현하기 위한 것으로, 텅스텐 실리사이드막(WSix), 몰리브덴 실리사이드막(MoSix), 티타늄 실리사이드막(TiSix) 또는 니켈 실리사이드막(NiSix)으로 형성한다. 또한, 금속 실리사이드막(15) 대신에 텅스텐막(W) 등의 금속막을 형성할 수도 있다. 그리고, 하드 마스크(16)는 폴리실리콘막(14) 및 산화막(13A)에 식각 선택비가 큰 물질을 이용하여 형성하는데, 질화막 또는 비정질 탄소막(amorpgous carbon) 등을 이용하여 형성한다. 이후, 하드 마스크(16) 상부에 제 2 감광막(21)을 형성한 후 게이트를 형성하기 위한 제 2 마스크를 이용한 노광 및 현상 공정으로 제 2 감광막(21)을 패터닝한다. 제 2 감광막(21)은 소자 분리막(12) 사이의 반도체 기판(11)의 중앙부의 소정 영역 이외의 다른 영역이 노출되도록 패터닝된다.
이어서, 도 2d에 도시된 바와 같이, 패터닝된 제 2 감광막(21)을 식각 마스크로 하드 마스크(16)를 식각하여 패터닝한 후 제 2 감광막(21)을 제거한다. 그리고, 패터닝된 하드 마스크(16)를 식각 마스크로 금속 실리사이드막(15), 폴리실리콘막(14), 질화막(13B) 및 산화막(13A)을 순차적으로 식각한다. 이때, 질화막(13B)은 산화막(13A)의 일측 상부에서 소정 부분 잔류하게 되는데, 이는 상기한 바와 같이 제 2 마스크보다 일측의 폭이 좁은 제 1 마스크를 이용한 사진 및 식각 공정으로 게이트가 형성될 영역 내에 질화막(13B)의 일부가 잔류하기 때문이다. 이에 따라 일측의 두께가 다른 부분보다 두꺼운 게이트 절연막(13)을 갖는 게이트(100)가 형성된다.
이어서, 도 2e에 도시된 바와 같이, 게이트 측벽에 스페이서(17)를 형성한 후 이온 주입 공정을 실시하여 게이트 양측의 반도체 기판(11)상에 소오스 영역(18A) 및 드레인 영역(18B)을 형성한다. 여기서, 드레인 영역(18B)은 게이트(100) 안쪽의 게이트 절연막(13)의 두꺼운 부분까지 확산되어 형성된다. 즉, 게이트(100)와 드레인 영역(18B)이 중첩되는 부분의 게이트 절연막(13)이 두껍게 형성된다.
이와 같이, 드레인 영역과 게이트 영역이 중첩되는 영역의 제 1 산화막(13a) 상부에만 질화막(13b)이 잔류되도록 함으로써 온(on) 상태에서 소오스 영역에서 유입되는 확산 전류가 저하되지 않게 하는 동시에 오프(off) 상태에서 게이트와 드레인 간에 유발되는 GIDL을 감소시킬 수 있다.
실시예2
도 3은 본 발명의 실시예2에 따른 반도체 소자의 트랜지스터를 도시한 단면도이다.
도 3에 도시된 바와 같이, 소자 분리막(32)이 형성된 반도체 기판(31) 상부의 소정 영역에 가장자리의 소정 영영이 중앙부보다 두꺼운 게이트 절연막(33)이 형성된다. 게이트 절연막(33)은 소오스 영역(38A) 및 드레인 영역(38B)과 게이트(300)가 중첩되는 부분이 다른 부분보다 두껍게 형성되며, 산화막(33A) 및 질화막(33B)을 이용하여 게이트 절연막(33)을 형성한다. 그리고, 게이트 절연막(33) 상부에 폴리실리콘막(34), 금속 실리사이드막(35) 및 하드 마스크막(36)이 적층되어 게이트(300)가 형성된다. 또한, 게이트(300) 측벽에 스페이서(37)가 형성되고, 게이트(300) 양측의 반도체 기판(31) 상에 게이트(300)와 일부 중첩되도록 소오스 영 역(38A) 및 드레인 영역(38B)이 형성된다. 소오스 영역(18A) 및 드레인 영역(38B)은 전술한 바와 같이 게이트 절연막(33)의 두껍게 형성된 부분까지 중첩되어 형성된다.
이하, 도 4a 내지 도 4e를 결부시켜 도 3에 도시된 본 발명의 실시예2에 따른 반도체 소자의 트랜지스터 제조방법에 대해 설명하기로 한다. 여기서, 도 4a 내지 도 4e는 공정 단면도이다.
먼저, 도 4a에 도시된 바와 같이, 반도체 기판(31) 상의 소정 영역에 액티브 영역 및 필드 영역을 확정하는 소자 분리막(32) 및 웰(미도시) 등을 형성한다. 그리고, 반도체 기판(31) 상부에 산화 공정을 실시하여 산화막(33a)을 형성한다. 산화막(33A) 상부에 증착 공정을 통하여 질화막(33B) 및 희생 산화막(33C)을 순차적으로 형성한다. 그리고, 희생 산화막(33C) 상부에 제 1 감광막(40)을 형성한다. 여기서, 희생 산화막(33C)은 제 1 감광막(40) 형성시 제 1 감광막(40)으로부터 유발될 수 있는 산화막(33A) 및 질화막(33B)의 오염을 방지하기 위해 형성한다. 이후 제 1 마스크를 이용한 노광 및 현상 공정으로 제 1 감광막(40)을 패터닝한다. 제 1 감광막(40)은 소자 분리막(32) 사이의 반도체 기판(31) 중앙부가 노출되도록 패터닝된다. 또한, 제 1 감광막(40)을 노광하기 위한 제 1 마스크는 이후 게이트를 형성하기 위한 제 2 마스크보다 좁은 폭을 갖는 마스크이다.
이어서, 도 4b에 도시된 바와 같이, 패터닝된 제 1 감광막(40)을 식각 마스크로 희생 산화막(33C)을 건식식각한 후 질화막(33B)을 습식식각공정으로 등방성 식각한다.
이어서, 도 4c에 도시된 바와 같이, 패터닝된 제 1 감광막(40)을 제거한 후 희생 산화막(33C)을 제거한다. 그리고, 전체 구조 상부에 게이트 도전층으로서 폴리실리콘막(34), 금속 실리사이드막(35) 및 하드 마스크(36)를 순차적으로 형성한다. 여기서, 금속 실리사이드막(35)은 저저항 게이트를 구현하기 위한 것으로, 텅스텐 실리사이드막(WSix), 몰리브덴 실리사이드막(MoSix), 티타늄 실리사이드막(TiSix) 또는 니켈 실리사이드막(NiSix)으로 형성한다. 또한, 금속 실리사이드막(35) 대신에 텅스텐막(W) 등의 금속막을 형성할 수도 있다. 그리고, 하드 마스크(36)은 폴리실리콘막(34) 및 산화막(33A)에 식각 선택비가 큰 물질을 이용하여 형성하는데, 질화막 또는 비정질 탄소막(amorpgous carbon) 등을 이용하여 형성한다. 이후, 하드 마스크(36) 상부에 제 2 감광막(41)을 형성한 후 게이트를 형성하기 위한 제 2 마스크를 이용한 노광 및 현상 공정으로 제 2 감광막(41)을 패터닝한다. 제 2 감광막(41)은 소자 분리막(32) 사이의 반도체 기판(31)의 중앙부의 소정 영역 이외의 다른 영역이 노출되도록 패터닝된다.
이어서, 도 4d에 도시된 바와 같이, 패터닝된 제 2 감광막(41)을 식각 마스크로 하드 마스크(36)를 식각하여 패터닝한 후 제 2 감광막(41)을 제거한다. 그리고, 패터닝된 하드 마스크(36)를 식각 마스크로 금속 실리사이드막(35), 폴리실리콘막(34), 질화막(33B) 및 산화막(33A)을 순차적으로 식각한다. 이때, 질화막(33B)은 산화막(33A)의 가장자리 부분에서 소정 부분 잔류하게 되는데, 비등방성 식각으로 인해 언더컷(under cut)이 발생된 부분이 잔류하게 된다. 이에 따라 자장자리의 두께가 중앙부의 다른 부분보다 두꺼운 게이트 절연막(33)을 갖는 게이트(300)가 형성된다.
이어서, 도 4e에 도시된 바와 같이, 게이트 측벽에 스페이서(37)를 형성한 후 이온 주입 공정을 실시하여 게이트 양측의 반도체 기판(31)상에 소오스 영역(38A) 드레인 영역(38B)을 형성한다. 여기서, 소오스 영역(38A) 및 드레인 영역(38B)은 게이트(300) 안쪽의 게이트 절연막(33)의 두꺼운 부분까지 확산되어 형성된다. 즉, 게이트(300)와 소오스 영역(38A) 및 드레인 영역(38B)이 중첩되는 부분의 게이트 절연막(33)이 두껍게 형성된다.
본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 드레인 영역과 중첩되는 영역의 게이트 절연막을 두껍게 형성하거나, 소오스 영역 및 드레인 영역과 중첩되는 게이트 절연막의 가장자리를 두껍게 형성함으로써 온 상태에서 소오스 영역에서 유입되는 확산 전류가 저하되지 않게 하는 동시에 오프 상태에서 게이트와 드레인 영역간에 유발되는 GIDL 증가 현상을 억제할 수 있다. 따라서, 일정한 두께의 게이트 산화막을 갖는 종래의 트랜지스터에 비해 향상된 오프 전류 특성을 보인다.
Claims (18)
- 기판 상에 일측부가 다른 부위보다 두껍게 형성된 게이트 절연막;상기 게이트 절연막 상에 형성된 게이트 전극; 및상기 게이트 전극의 양측으로 노출되는 상기 기판에 형성된 소오스 및 드레인 영역을 포함하는 반도체 소자의 트랜지스터.
- 제 1 항에 있어서,상기 드레인 영역은 일부가 상기 게이트 절연막 중 두껍게 형성된 일측부와 중첩되도록 형성된 반도체 소자의 트랜지스터.
- 제 1 항에 있어서,상기 게이트 절연막은,산화막; 및상기 산화막 상부의 상기 일측부에 형성된 질화막을 포함하는 반도체 소자의 트랜지스터.
- 기판 상에 양측부가 중앙부보다 두껍게 형성된 게이트 절연막;상기 게이트 절연막 상에 형성된 게이트 전극; 및상기 게이트 전극의 양측으로 노출되는 상기 기판에 형성된 소오스 및 드레인 영역을 포함하는 반도체 소자의 트랜지스터.
- 제 4 항에 있어서,상기 소오스 영역 및 드레인 영역은 일부가 상기 게이트 절연막 중 두껍게 형성된 양측부와 중첩되도록 형성된 반도체 소자의 트랜지스터.
- 제 4 항에 있어서,상기 게이트 절연막은,산화막; 및상기 산화막 상부의 상기 양측부에 형성된 질화막을 포함하는 반도체 소자의 트랜지스터.
- 기판 상에 제1 및 제2 게이트 절연막을 형성하는 단계;상기 제2 게이트 절연막의 일부를 식각하는 단계;식각된 상기 제2 게이트 절연막 상에 게이트 도전층을 형성하는 단계;상기 게이트 도전층과 상기 제1 게이트 절연막 사이의 일측부에 상기 제2 게이트 절연막의 일부가 잔류되도록 상기 게이트 도전층, 상기 제2 게이트 절연막 및 상기 제1 게이트 절연막을 식각하여 게이트 전극을 형성하는 단계; 및상기 제2 게이트 절연막이 잔류된 부위와 중첩되도록 상기 게이트 전극의 일측으로 노출되는 상기 기판에 드레인 영역을 형성하는 동시에 상기 게이트 전극의 타측으로 노출되는 상기 기판에 소오스 영역을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 제조방법.
- 제 7 항에 있어서,상기 제1 게이트 절연막은 산화막으로 형성하고, 상기 제2 게이트 절연막은 질화막으로 형성하는 반도체 소자의 트랜지스터 제조방법.
- 제 7 항에 있어서,상기 게이트 전극을 형성하는 단계 후, 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계를 더 포함하는 반도체 소자의 트랜지스터 제조방법.
- 제 7 항에 있어서,상기 제2 게이트 절연막을 형성하는 단계 후, 상기 제2 게이트 절연막 상에 희생 산화막을 형성하는 단계를 더 포함하는 반도체 소자의 트랜지스터 제조방법.
- 제 10 항에 있어서,상기 제2 게이트 절연막의 일부를 식각하는 단계는,상기 희생 산화막과 상기 제2 게이트 절연막을 식각하는 단계; 및상기 희생 산화막을 제거하는 단계를 포함하는 반도체 소자의 트랜지스터 제조방법.
- 제 7 항 또는 제 11 항에 있어서,상기 제2 게이트 절연막의 일부를 식각하는 단계는 건식식각공정으로 실시하는 반도체 소자의 트랜지스터 제조방법.
- 기판 상에 제1 및 제2 게이트 절연막을 형성하는 단계;상기 제2 게이트 절연막의 일부를 식각하는 단계;식각된 상기 제2 게이트 절연막 상에 게이트 도전층을 형성하는 단계;상기 게이트 도전층과 상기 제1 게이트 절연막 사이의 양측부에 상기 제2 게이트 절연막의 일부가 잔류되도록 상기 게이트 도전층, 상기 제2 게이트 절연막 및 상기 제1 게이트 절연막을 식각하여 게이트 전극을 형성하는 단계; 및상기 제2 게이트 절연막이 잔류된 부위와 중첩되도록 상기 게이트 전극의 일측으로 노출되는 상기 기판에 소오스 및 드레인 드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 제조방법.
- 제 13 항에 있어서,상기 제1 게이트 절연막은 산화막으로 형성하고, 상기 제2 게이트 절연막은 질화막으로 형성하는 반도체 소자의 트랜지스터 제조방법.
- 제 13 항에 있어서,상기 게이트 전극을 형성하는 단계 후, 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계를 더 포함하는 반도체 소자의 트랜지스터 제조방법.
- 제 13 항에 있어서,상기 제2 게이트 절연막을 형성하는 단계 후, 상기 제2 게이트 절연막 상에 희생 산화막을 형성하는 단계를 더 포함하는 반도체 소자의 트랜지스터 제조방법.
- 제 16 항에 있어서,상기 제2 게이트 절연막의 일부를 식각하는 단계는,상기 희생 산화막을 비등방성 식각하는 단계;상기 제2 게이트 절연막을 등방성 식각하는 단계; 및상기 희생 산화막을 제거하는 단계를 포함하는 반도체 소자의 트랜지스터 제조방법.
- 제 13 항 또는 제 17 항에 있어서,상기 제2 게이트 절연막을 등방성 식각하는 단계는 습식식각공정으로 실시하는 반도체 소자의 트랜지스터 제조방법.
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| KR1020070007125A KR20080069427A (ko) | 2007-01-23 | 2007-01-23 | 반도체 소자의 트랜지스터 및 그 제조방법 |
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|---|---|---|---|---|
| KR101131949B1 (ko) * | 2009-08-03 | 2012-04-04 | 주식회사 하이닉스반도체 | 반도체 장치 및 그 제조방법 |
| US8476619B2 (en) | 2009-12-29 | 2013-07-02 | Hynix Semiconductor Inc. | Semiconductor device and method for fabricating the same |
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2007
- 2007-01-23 KR KR1020070007125A patent/KR20080069427A/ko not_active Application Discontinuation
Cited By (2)
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| KR101131949B1 (ko) * | 2009-08-03 | 2012-04-04 | 주식회사 하이닉스반도체 | 반도체 장치 및 그 제조방법 |
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