KR101177484B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 리세스 게이트 영역과 게이트 간의 미스얼라인(misalign)을 방지할 수 있어 소자의 신뢰성 및 수율을 향상시킬 수 있는 기술이다. 이를 위해, 본 발명은 리세스 게이트 마스크를 이용한 사진 식각공정으로 반도체 기판을 소정깊이 식각하여 리세스 게이트 영역을 형성하는 단계와, 리세스 게이트 영역 내측에 게이트 절연막을 형성하는 단계와, 전체 표면 상부에 폴리실리콘층을 형성하는 단계와, 폴리실리콘층 및 상기 반도체 기판을 선택적으로 식각하는 단계와, 게이트 절연막 양측벽에 게이트 스페이서를 형성하는 단계; 전체 표면 상부에 게이트 금속층을 형성하고, 평탄화 식각하여 게이트 절연막 표면을 노출시키는 단계와, 게이트 금속층 상부에 하드마스크층을 형성하는 단계 및 게이트 마스크를 이용한 사진 식각공정으로 하드마스크층 및 게이트 금속층을 식각하여 게이트를 형성하는 단계를 포함한다.
리세스 게이트, 미스얼라인(misalign)
Description
도 1a 내지 도 1k는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
13 : 리세스 게이트 영역 15 : 게이트 절연막
17 : 제1 감광막 패턴 19 : 폴리실리콘층
21 : 질화막 23 : 게이트 스페이서
25 : 게이트 금속층 27 : 하드마스크층
29 : 제 2 감광막 패턴 31 : 게이트
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 디램(DRAM)의 셀 트랜지스터 제조방법에 관한 기술이다.
디램(DRAM) 등과 같은 반도체 메모리 소자가 고집적화됨에 따라 메모리 셀이 점차 미세화되고 있다.
그에 따라, 미세화된 메모리 셀에서 소정의 셀 캐패시턴스를 확보하고, 셀 트랜지스터 특성을 향상시키기 위한 노력이 다양하게 시도되었다.
메모리 셀이 미세화됨에 따라 보다 작은 사이즈의 셀 트랜지스터가 요구되고 있다.
이와같은 미세화에 대응하여 특성면에 있어서 문제가 없는 셀 트랜지스터를 구현하기 위하여 확산층에서의 불순물 농도를 제어하는 방법이 많이 시도되었다.
그러나, 채널의 길이가 감소함에 따라 반도체 소자 제조공정 중에 다양한 열처리 공정들을 거치면서 트랜지스터의 확산층 깊이를 제어하는 것이 어려워지고, 유효 채널(effective channel) 길이가 줄어들며, 문턱 전압(Threshold voltage)이 감소하고 있다.
이로 인해, 단채널 효과(Short channel effect)가 현저하게 발생되어 셀 트랜지스터의 동작에 심각한 문제가 야기되었다.
이와 같은 문제를 해결하기 위한 방법으로서, 반도체 기판 표면에 리세스 게이트 영역을 형성하고, 리세스 게이트 영역 내에 트랜지스터의 게이트를 형성하는 리세스 채널을 갖는 게이트형 트랜지스터가 제안되었다.
리세스 채널을 갖는 게이트형 트랜지스터는 게이트를 리세스 게이트 영역 내에 형성함으로써 소스와 드레인간의 거리를 길게하여 유효 채널 길이를 증가시킬 수 있으므로 단채널 효과를 줄일 수 있다.
그러나, 상기와 같은 종래기술은 리세스 게이트 영역과 게이트가 미스얼라인(misalign)되는 경우 불량이 발생되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 리세스 게이트 영역과 게이트를 동시에 형성함으로써 리세스 게이트 영역과 게이트 간의 미스얼라인(misalign)을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은,
리세스 게이트 마스크를 이용한 사진 식각공정으로 반도체 기판을 소정깊이 식각하여 리세스 게이트 영역을 형성하는 단계;
리세스 게이트 영역 내측에 게이트 절연막을 형성하는 단계;
전체 표면 상부에 폴리실리콘층을 형성하는 단계;
폴리실리콘층 및 반도체 기판을 선택적으로 식각하는 단계;
게이트 절연막 양측벽에 게이트 스페이서를 형성하는 단계;
전체 표면 상부에 게이트 금속층을 형성하고, 평탄화 식각하여 게이트 절연막 표면을 노출시키는 단계;
게이트 금속층 상부에 하드마스크층을 형성하는 단계; 및
게이트 마스크를 이용한 사진 식각공정으로 하드마스크층 및 게이트 금속층을 식각하여 게이트를 형성하는 단계
를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 리세스 게이트 영역은 2200Å~2500Å의 깊이로 형성하는 것과,
게이트 절연막은 50Å~70Å의 두께로 형성하는 것과,
게이트 절연막을 형성하는 단계는
리세스 게이트 영역을 포함한 반도체 기판 상부에 게이트 절연막을 형성하는 단계;
게이트 절연막 상부에 감광막을 형성하는 단계;
비트라인 콘택 및 저장전극 콘택 예정영역을 정의하는 마스크로 감광막을 노광 및 현상하여 감광막 패턴을 형성하는 단계;
감광막 패턴을 마스크로 상기 게이트 절연막을 식각하여 비트라인 콘택 및 저장전극 콘택 예정영역의 반도체 기판을 노출시키는 단계; 및
감광막 패턴을 제거하는 단계
를 포함하는 것과,
폴리실리콘층은 1000Å~1500Å의 두께로 형성하는 것과,
폴리실리콘층 및 반도체 기판을 선택적으로 식각하는 단계에서 게이트 절연막은 반도체 기판의 표면에서 700Å~800Å의 높이만큼 노출되는 것과,
게이트 금속층은 텅스텐 실리사이드(WSix) 재질로 형성하고, 하드마스크층은 질화막으로 형성하는 것
을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하도록 한다.
도 1a 내지 도 1k는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
도 1a를 참조하면, 리세스 게이트 마스크를 이용한 사진 식각공정으로 반도체 기판(11)을 소정깊이 식각하여 리세스 게이트 영역(13)을 형성한다.
이때, 상기 리세스 게이트 영역(13)은 종래에 비해 이후에 형성되는 게이트의 높이만큼 더 식각되는 것이 바람직하며, 이를 위해 2200Å~2500Å의 깊이로 형성하는 것이 바람직하다.
그 다음, 전체 표면 상부에 게이트 절연막(15)을 형성한다.
이때, 상기 게이트 절연막(15)은 50Å~70Å의 두께로 형성하는 것이 바람직하다.
도 1b를 참조하면, 전체 표면 상부에 제 1 감광막(미도시)을 형성한다.
그 다음, 비트라인 콘택 및 저장전극 콘택 예정영역을 정의하는 마스크(미도시)로 상기 제 1 감광막을 노광 및 현상하여 제 1 감광막 패턴(17)을 형성한다.
도 1c를 참조하면, 상기 제 1 감광막 패턴(17)을 마스크로 상기 게이트 절연막(15)을 식각하여 비트라인 콘택 및 저장전극 콘택 예정영역의 상기 반도체 기판(11)을 노출시킨다.
그 다음, 상기 제 1 감광막 패턴(17)을 제거한다.
도 1d를 참조하면, 전체 표면 상부에 폴리실리콘층(19)을 형성한다.
이때, 상기 폴리실리콘층(19)은 1000Å~1500Å의 두께로 형성하는 것이 바람직하다.
도 1e를 참조하면, 상기 폴리실리콘층(19) 및 상기 반도체 기판(11)을 선택적으로 식각한다.
이때, 상기 반도체 기판(11)과 상기 폴리실리콘층(19)은 동일한 높이로 식각되는 것이 바람직하다.
이는 상기 반도체 기판(11)이 실리콘(Si) 물질로 형성되어 상기 폴리실리콘층(19)과 식각선택비 차이가 거의 없기 때문이다.
상기 식각공정을 통해 상기 게이트 절연막(15)은 상기 반도체 기판(11)의 표면에서 700Å~800Å의 높이만큼 노출되는 것이 바람직하다.
도 1f를 참조하면, 전체 표면 상부에 질화막(21)을 형성한다.
도 1g를 참조하면, 상기 질화막(21)을 선택적으로 식각하여 상기 게이트 절연막(15) 양측벽에 게이트 스페이서(23)를 형성한다.
이때, 상기 게이트 절연막(15) 모서리 부분의 상기 질화막(21)은 라운딩되어 식각된다.
도 1h를 참조하면, 전체 표면 상부에 게이트 금속층(25)을 형성한다.
이때, 상기 게이트 금속층(25)은 텅스텐 실리사이드(WSix) 재질로 형성하는 것이 바람직하다.
도 1i를 참조하면, 상기 게이트 절연막(15) 표면이 노출될 때까지 상기 게이트 금속층(25)을 평탄화 식각한다.
도 1j를 참조하면, 전체 표면 상부에 하드마스크층(27)을 형성한다.
이때, 상기 하드마스크층(27)은 질화막으로 형성하는 것이 바람직하다.
그 다음, 상기 하드마스크층(27) 상부에 제 2 감광막(미도시)을 형성한다.
그 다음, 게이트 마스크(미도시)로 상기 제 2 감광막을 노광 및 현상하여 제 2 감광막 패턴(29)을 형성한다.
도 1k를 참조하면, 상기 제 2 감광막 패턴(29)을 마스크로 상기 하드마스크층(27) 및 상기 게이트 금속층(25)을 식각하여 게이트(31)를 완성한다.
그 다음, 상기 제 2 감광막 패턴(29)을 제거한다.
상술한 본 발명에 따른 반도체 소자의 제조방법은 상기 리세스 게이트 영역(13) 형성을 위한 식각공정시 이후에 형성되는 게이트의 높이만큼 더 식각하고, 상기 리세스 게이트 영역(13) 내에 상기 게이트 절연막(15)을 형성한 후, 이를 기초로 상기 게이트(31)를 형성함으로써 상기 리세스 게이트 영역(13)과 상기 게이트(31) 간의 미스얼라인(misalign)을 방지할 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 소자의 제조방법은 리세스 게이트 영역 형성을 위한 식각공정시 게이트의 높이만큼 더 식각하고, 리세스 게이트 영역에서 게이트를 형성함으로써 리세스 게이트 영역과 게이트 간의 미스얼라인(misalign)을 방지할 수 있어 소자의 신뢰성 및 수율을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으 로 보아야 할 것이다.
Claims (7)
- 리세스 게이트 마스크를 이용한 사진 식각공정으로 반도체 기판을 소정깊이 식각하여 리세스 게이트 영역을 형성하는 단계;상기 리세스 게이트 영역 내측에 게이트 절연막을 형성하는 단계;전체 표면 상부에 폴리실리콘층을 형성하는 단계;상기 게이트 절연막 상측이 돌출되도록 상기 폴리실리콘층 및 상기 반도체 기판을 선택적으로 식각하는 단계;상기 돌출된 게이트 절연막 양측벽에 게이트 스페이서를 형성하는 단계;상기 돌출된 게이트 절연막 및 상기 게이트 스페이서를 포함하는 전체 상부에 게이트 금속층을 형성하고, 평탄화 식각하여 상기 게이트 절연막 표면을 노출시키는 단계;상기 게이트 금속층 상부에 하드마스크층을 형성하는 단계; 및게이트 마스크를 이용한 사진 식각공정으로 상기 하드마스크층 및 상기 게이트 금속층을 식각하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서, 상기 리세스 게이트 영역은 2200Å~2500Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서, 상기 게이트 절연막은 50Å~70Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서, 상기 게이트 절연막을 형성하는 단계는리세스 게이트 영역을 포함한 상기 반도체 기판 상부에 상기 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상부에 감광막을 형성하는 단계;비트라인 콘택 및 저장전극 콘택 예정영역을 정의하는 마스크로 상기 감광막을 노광 및 현상하여 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 마스크로 상기 게이트 절연막을 식각하여 비트라인 콘택 및 저장전극 콘택 예정영역의 상기 반도체 기판을 노출시키는 단계; 및상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서, 상기 폴리실리콘층은 1000Å~1500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서, 상기 폴리실리콘층 및 상기 반도체 기판을 선택적으로 식각하는 단계에서 상기 게이트 절연막은 상기 반도체 기판의 표면에서 700Å~800Å의 높이만큼 노출되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서, 상기 게이트 금속층은 텅스텐 실리사이드(WSix) 재질로 형성하고, 상기 하드마스크층은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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