KR20000032293A - 반도체 메모리 장치의 제조 방법 - Google Patents

반도체 메모리 장치의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로, 셀 어레이 영역(cell array region)과 주변회로 영역(periphery region)을 갖는 반도체 기판 상에 게이트가 형성된다. 게이트를 포함하여 반도체 기판 전면에 버퍼 산화막(buffer oxide layer) 및 게이트 스페이서(gate spacer) 형성용 실리콘 질화막이 차례로 증착된다. 주변회로 영역의 실리콘 질화막이 버퍼 산화막을 식각 정지층(etch stopping layer)으로 사용하여 식각 되어 제 1 게이트 스페이서가 형성된다. 이어서, 주변회로 영역에 선택적으로 실리사이드막(silicide layer)이 형성된다. 셀 어레이 영역의 실리콘 질화막이 버퍼 산화막을 식각 정지층으로 사용하여 식각 되어 제 2 게이트 스페이서가 형성된다. 이때, 산화막과 실리콘 질화막의 식각 선택비(etch selectivity)를 충분히 크게 하여 주변회로 영역의 필드 산화막(field oxide layer)이 식각 되는 것을 방지하며, 동시에 실리사이드막에 대해 식각 선택비를 갖는 조건으로 식각 하여 실리사이드막의 소모를 최소화한다. 이와 같은 반도체 장치의 제조 방법에 의해서, 한 번의 포토(photo) 공정으로 주변회로 영역에 선택적으로 실리사이드막을 형성할 수 있고, 또한 셀 어레이 영역과 주변회로 영역에 각각의 게이트 스페이서를 형성할 수 있다.

Description

반도체 메모리 장치의 제조 방법(METHOD OF FABRICATING SEMICONDUCTOR MEMORY DEVICE)
본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 주변회로 영역에 선택적으로 실리사이드막(silicide layer)을 형성하는 반도체 메모리 장치의 제조 방법에 관한 것이다.
DRAM(dynamic random access memory)이 점차 고집적화 됨에 따라, 트랜지스터(transistor)의 크기도 점점 작아져서 서브 미크론 레벨(sub-micron level) 이하로 줄어들고 있다. 따라서, NMOS 트랜지스터의 경우, 드레인 전압이 증가함에 따라 소오스(source)와 드레인(drain)의 디플리션 영역(depletion region)이 서로 만나게 되고, 또한 소오스와 채널(channel)간의 퍼텐셜 장벽(potential barrier)이 낮아져서 펀치쓰루(punchthrough)가 발생된다. 그리고, 트랜지스터의 소오스/드레인의 브레이크다운 전압(breakdown voltage)이 감소되고, 문턱 전압(threshold voltage)이 감소되며, 스윙(swing) 증가를 가져오는 전형적인 숏 채널 효과(short channel effect)가 발생된다.
이와 같은 상기 숏 채널 효과를 개선하기 위해서, 고농도 소오스/드레인 영역 형성을 위한 이온주입 에너지(ion implantation energy)를 작게 하여 얕은 접합(shallow junction)을 형성해야 한다. 그러면, 소오스/드레인 영역의 면적 점유율이 노멀 전압에 비해 작아지게 되고, 소오스/드레인 영역의 디플리션 영역이 감소되어 숏 채널 효과가 개선되고, 펀치쓰루 전압이 증가된다.
그러나, 상기 얕은 접합은 옴성 콘택(ohmic contact)과 면저항(sheet resistance)에 좋지 않은 영향을 주게 된다. 즉, 콘택 식각 공정시 소오스/드레인 영역의 실리콘 소모로 인해 옴성 콘택이 어려워지는 문제점과, 옴성 콘택을 형성하기 위해 소오스/드레인 영역의 실리콘 소모를 최소화하는 저스트 식각(just etch) 공정을 수행할 경우 콘택 낫 오픈(contact not open)이 발생되는 문제점이 있게 된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 반도체 메모리 장치의 셀 어레이 영역을 제외한 주변회로 영역에 선택적으로 실리사이드화(silicidation) 공정을 적용할 수 있고, 따라서 얕은 접합에 대한 옴성 콘택을 형성할 수 있는 반도체 메모리 장치의 제조 방법을 제공함에 그 목적이 있다.
도 1 내지 도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법의 공정들을 순차적으로 보여주는 흐름도.
* 도면의 주요 부분에 대한 부호의 설명
2 : 반도체 기판 4 : 폴리실리콘막
5, 12, 20 : 실리콘 질화막 6 : HTO막
8 : 게이트 9a, 9b : 저농도 소오스/드레인 영역
10 : 버퍼 산화막 14 : 포토레지스트 패턴
12a, 12b : 게이트 스페이서 16 : 고농도 소오스/드레인 영역
18 : 실리사이드막 22 : 층간절연막
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 메모리 장치의 제조 방법은, 셀 어레이 영역(cell array region)과 주변회로 영역(periphery region)을 갖는 반도체 기판(2) 상에 게이트 산화막을 사이에 두고 게이트(8)를 형성하는 단계; 상기 게이트(8)를 포함하여 반도체 기판(2) 전면에 산화막(10) 및 이 산화막(10)과 식각 선택비를 갖는 절연막(12)을 차례로 형성하는 단계; 상기 주변회로 영역이 노출되도록 마스크 패턴(14)을 형성하는 단계; 상기 주변회로 영역의 절연막(12)을 건식 식각 하여 제 1 게이트 스페이서(gate spacer)(12a)를 형성하되, 상기 산화막(10)을 식각 정지층(etch stopping layer)으로 사용하여 형성하는 단계; 상기 마스크 패턴(14)을 제거하는 단계; 상기 주변회로 영역의 상기 산화막(10)을 제거하여 상기 제 1 게이트 스페이서(12a) 양측의 반도체 기판(2)의 상부를 노출시키는 단계; 상기 노출된 반도체 기판(2) 상에 실리사이드막(silicide layer)(18)을 형성하는 단계; 및 상기 셀 어레이 영역의 절연막(12)을 건식 식각 하여 제 2 게이트 스페이서(12b)를 형성하되, 상기 산화막(10)을 식각 정지층으로 사용하고, 상기 실리사이드막(18)에 대해 식각 선택비를 갖는 조건으로 수행하여 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 산화막(10) 형성 전에, 상기 게이트(8) 양측의 반도체 기판(2) 내에 저농도 소오스/드레인 영역(9a, 9b)을 형성하는 단계를 더 포함할 수 있다.
이 방법의 바람직한 실시예에 있어서, 상기 주변회로 영역의 산화막(10)을 제거하기 전에, 상기 제 1 게이트 스페이서(12a) 양측의 반도체 기판(2) 내에 고농도 소오스/드레인 영역(16)을 형성하는 단계를 더 포함할 수 있다.
(작용)
도 3을 참조하면, 본 발명의 실시예에 따른 신규한 반도체 메모리 장치의 제조 방법은, 한 번의 포토 공정으로 주변회로 영역에 선택적으로 실리사이드막을 형성할 수 있고, 또한 셀 어레이 영역과 주변회로 영역에 각각의 게이트 스페이서를 형성할 수 있다.
(실시예)
이하, 도 1 내지 도 4를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1 내지 도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법은 먼저, 셀 어레이 영역(cell array region) 및 주변회로 영역(periphery region)을 갖는 반도체 기판(2) 상에 게이트(8)가 형성된다. 상기 게이트(8)는 반도체 기판(2) 상에 폴리실리콘막(4), 실리콘 질화막(5), 그리고 HTO(high temperature oxide)막(6)이 차례로 증착된 후, 게이트 마스크(gate mask)를 사용하여 이 막들이 패터닝(patterning)되어 형성된다. 상기 게이트(8) 하부에는 게이트 산화막(gate oxide)(도면에 미도시)이 형성되어 있다.
예를 들어, 불순물 이온주입 공정(impurity ion implantation process)을 사용하여 상기 게이트(8) 양측의 반도체 기판(2) 내에 저농도 소오스/드레인 영역(9a, 9b)이 형성된다.
상기 게이트(8)를 포함하여 반도체 기판(2) 전면에 버퍼 산화막(buffer oxide)(10)이 증착된다. 상기 버퍼 산화막(10)은 MTO(middle temperature oxide) 또는 HTO 로서, 약 100Å의 두께로 증착된다. 상기 버퍼 산화막(10) 상에 게이트 스페이서 형성을 위한 실리콘 질화막(12)이 약 600Å의 두께로 증착된다.
도 2에 있어서, 상기 실리콘 질화막(12) 상에 상기 주변회로 영역이 노출되도록 포토레지스트 패턴(photoresist pattern)(14)이 형성된다. 상기 노출된 주변회로 영역의 상기 실리콘 질화막(12)이 에치 백(etch back) 공정과 같은 건식 식각 방법으로 식각 되어 게이트(8) 양측벽의 버퍼 산화막(10) 상에 게이트 스페이서(12a)가 형성된다. 이때, 상기 게이트 스페이서(12a) 형성시 상기 버퍼 산화막(10)은 식각 정지층으로 사용된다. 이러한 게이트 스페이서(12a) 형성 공정시 게이트(8)의 상부가 둥글게 식각 됨으로써, 후속 자기정렬 콘택 형성 공정시 콘택홀의 종횡비가 감소된다.
상기 저농도 소오스/드레인 영역(16) 형성과 마찬가지로, 예를 들어, 불순물 이온주입 공정을 사용하여 상기 게이트 스페이서(12a) 양측의 반도체 기판(2) 내에 고농도 소오스/드레인 영역(16)이 형성된다.
도 3을 참조하면, 상기 포토레지스트 패턴(14)이 제거된 후, 상기 주변회로 영역의 저농도 소오스/드레인 영역(9a)의 실리콘이 노출되도록 버퍼 산화막(10)이 제거된다.
상기 노출된 실리콘을 이 분야에서 잘 알려진 실리사이드화 공정을 사용하여 실리사이드화 하면, 주변회로 영역의 소오스/드레인 영역(9a) 상에 실리사이드막(18)이 형성된다.
다음, 상기 셀 어레이 영역의 실리콘 질화막(12)이 건식 식각 방법으로 식각 되어 게이트(8) 양측벽의 버퍼 산화막(10) 상에 게이트 스페이서(12b)가 형성된다. 이때, 상기 주변회로 영역의 게이트 스페이서(12a) 형성과 마찬가지로, 상기 게이트 스페이서(12b) 형성시 상기 버퍼 산화막(10)은 식각 정지층으로 사용된다.
이와 같이, 상기 버퍼 산화막(10)은 상기 게이트 스페이서(12a, 12b) 형성시 식각 정지층으로 사용되어 하부의 저농도 소오스/드레인 영역(9a, 9b)의 실리콘이 식각 되는 것을 방지하는 역할을 한다. 또한, 상기 게이트 스페이서(12b) 형성 공정시 게이트(8)의 상부가 둥글게 식각 됨으로써, 후속 자기정렬 콘택 형성 공정시 콘택홀의 종횡비가 감소된다.
이때, 상기 게이트 스페이서(12b) 형성을 위한 건식 식각 공정은 실리콘 질화막과 산화막의 식각 선택비가 충분히 큰 조건으로 수행하여, 주변회로 영역의 필드 산화막이 소모되는 것을 방지하며, 셀 어레이 영역의 버퍼 산화막(10)이 증착 직후와 거의 같은 두께로 남도록 한다. 일반적으로, 이러한 조건에서 상기 실리사이드막(18) 또한 실리콘 질화막에 대해 식각 선택비를 갖게 되고, 또한 공정 조건을 조절하여 그 식각 선택비를 더 높일 수도 있다.
후속 공정으로, 도 4에서와 같이, 반도체 기판(2) 전면에 자기정렬 콘택 형성을 위해 사용되는 실리콘 질화막(20)과, 배선간의 격리를 위한 층간절연막(22)이 차례로 증착된다. 상기 실리콘 질화막(20)은 약 100Å의 두께로 증착된다.
본 발명은 한 번의 포토 공정으로 주변회로 영역에 선택적으로 실리사이드막을 형성할 수 있고, 또한 셀 어레이 영역과 주변회로 영역에 각각의 게이트 스페이서를 형성할 수 있는 효과가 있다.

Claims (5)

  1. 셀 어레이 영역(cell array region)과 주변회로 영역(periphery region)을 갖는 반도체 기판(2) 상에 게이트 산화막을 사이에 두고 게이트(8)를 형성하는 단계;
    상기 게이트(8)를 포함하여 반도체 기판(2) 전면에 산화막(10) 및 이 산화막(10)과 식각 선택비를 갖는 절연막(12)을 차례로 형성하는 단계;
    상기 주변회로 영역이 노출되도록 마스크 패턴(14)을 형성하는 단계;
    상기 주변회로 영역의 절연막(12)을 건식 식각 하여 제 1 게이트 스페이서(gate spacer)(12a)를 형성하되, 상기 산화막(10)을 식각 정지층(etch stopping layer)으로 사용하여 형성하는 단계;
    상기 마스크 패턴(14)을 제거하는 단계;
    상기 주변회로 영역의 상기 산화막(10)을 제거하여 상기 제 1 게이트 스페이서(12a) 양측의 반도체 기판(2)의 상부를 노출시키는 단계;
    상기 노출된 반도체 기판(2) 상에 실리사이드막(silicide layer)(18)을 형성하는 단계; 및
    상기 셀 어레이 영역의 절연막(12)을 건식 식각 하여 제 2 게이트 스페이서(12b)를 형성하되, 상기 산화막(10)을 식각 정지층으로 사용하고, 상기 실리사이드막(18)에 대해 식각 선택비를 갖는 조건으로 수행하여 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 절연막(12)은 실리콘 질화막인 반도체 메모리 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 2 게이트 스페이서(12b)를 형성하기 위한 건식 식각 공정은, 주변회로 영역의 필드 산화막(field oxide layer)이 식각 되지 않도록 산화막에 대해 충분히 높은 식각 선택비를 갖는 조건으로 수행되는 반도체 메모리 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 산화막(10) 형성 전에, 상기 게이트(8) 양측의 반도체 기판(2) 내에 저농도 소오스/드레인 영역(9a, 9b)을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 주변회로 영역의 산화막(10)을 제거하기 전에, 상기 제 1 게이트 스페이서(12a) 양측의 반도체 기판(2) 내에 고농도 소오스/드레인 영역(16)을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조 방법.
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