KR100736956B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 스페이스(space)용으로 형성되는 게이트 상부 모서리 부분의 절연막 두께를 충분히 확보하여 게이트와 콘택 플러그간에 누설이나 단락(short)을 방지하도록 한 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판상에 게이트 절연막, 폴리 실리콘막, 절연막을 차례로 형성하는 단계와, 상기 절연막, 폴리 실리콘막, 게이트 절연막을 선택적으로 제거하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 포함한 반도체 기판의 전면에 PECVD법으로 질화막을 증착하는 단계와, 상기 질화막을 RIE법에 의해 1차로 소정두께만큼 식각하는 단계와, 상기 1차로 식각된 질화막을 2차로 에치백하여 상기 게이트 전극의 표면에 질화막 측벽을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
PECVD 질화막, RIE, 게이트 전극

Description

반도체 소자의 제조방법{method for manufacturing semiconductor device}
도 1a 내지 도 1c는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 게이트 절연막
23 : 게이트 전극 24 : 절연막
25 : 질화막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 소자의 신뢰성 및 특성을 향상시키는데 적당한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 소자의 열 전자 효과(hot electron effect)를 감소시키기 위해 사용되는 할로(halo) 이온주입은 이온 빔(ion beam) 주사 각도를 45°도로 틸티(tilt)시켜 주입해야 한다.
그러므로 게이트(gate) 높이가 게이트 스페이스(gate spacing)보다 높으면 할로 이온을 주입할 수 없다.
한편, 집적도가 높아지면서 게이트 스페이스가 줄어들면, 게이트 높이를 낮추기 위해 하드 마스크(hard mask) 두께를 줄여야 한다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 게이트 절연막(12)을 형성하고, 상기 게이트 절연막(12)상에 게이트 전극용 폴리 실리콘막을 증착한다.
이어, 상기 폴리 실리콘막상에 하드 마스크용 절연막(14)을 형성하고, 상기 절연막(14)상에 감광막(도시되지 않음)을 도포한 후, 노광 및 현상공정으로 감광막을 패터닝하여 게이트 영역을 정의한다.
그리고 패터닝된 감광막을 마스크로 이용하여 상기 절연막(14) 및 폴리 실리콘막, 게이트 절연막(12)을 선택적으로 제거하여 게이트 전극(13)을 형성한다.
한편, 상기 게이트 전극(13)을 형성할 때 상기 게이트 전극(13)의 상부에 형성된 절연막(14)의 모서리 부분이 식각된다.
도 1b에 도시한 바와 같이, 상기 게이트 전극(13)을 포함한 반도체 기판(11)의 전면에 LPCVD(Low Pressure Chemical Vapor Deposition)법으로 스페이스용 질화막(15)을 형성한다.
여기서 상기 질화막(15)은 게이트 전극(13) 형성시 식각된 상기 절연막(14) 모서리 부분을 따라 형성된다.
도 1c에 도시한 바와 같이, 상기 질화막(15)의 전면에 에치백 공정을 실시하여 상기 게이트 전극(13)의 표면에 질화막 측벽(15a)을 형성한다.
이때 상기 게이트 전극(13)의 형성시 하드 마스크로 사용된 절연막(14)의 모서리가 식각됨으로서 절연막(14)이 식각된 부분의 질화막 측벽(15a)은 다른 부분보다 얇게 형성된다.
한편, 이후 공정은 도면에 도시하지 않았지만 소자의 열 전자 효과(hot electron effect)를 감소시키기 위해 할로(halo) 이온주입을 이온 빔(ion beam) 주사 각도를 45°도로 하여 틸티(tilt)시켜 주입한다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, 게이트 상부의 질화막 측벽이 얇아져서 후속의 SAC(Self Align Contact) 공정을 거치면서 질화막 측벽이 손실되는 게이트와 소오스/드레인용 콘택 플러그 사이에 누설(leakage)이나 단락(short)이 발생한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 스페이스(space)용으로 형성되는 게이트 상부 모서리의 절연막 두께를 충분히 확보하여 게이트와 콘택 플러그간에 누설이나 단락(short)을 방지하도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판상에 게이트 절연막, 폴리 실리콘막, 절연막을 차례로 형성하는 단계와, 상기 절연막, 폴리 실리콘막, 게이트 절연막을 선택적으로 제거하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 포함한 반도체 기판의 전면에 PECVD법으로 질화막을 증착하는 단계와, 상기 질화막을 RIE법에 의해 1차로 소정두께만큼 식각하는 단계와, 상기 1차로 식각된 질화막을 2차로 에치백하여 상기 게이트 전극의 표면에 질화막 측벽을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(21)상에 게이트 절연막(22)을 형성하고, 상기 게이트 절연막(22)상에 게이트 전극용 폴리 실리콘막을 증착한다.
이어, 상기 폴리 실리콘막상에 하드 마스크용 절연막(24)을 형성하고, 상기 절연막(24)상에 감광막(도시되지 않음)을 도포한 후, 노광 및 현상공정으로 감광막을 패터닝하여 게이트 영역을 정의한다.
그리고 패터닝된 감광막을 마스크로 이용하여 상기 절연막(24) 및 폴리 실리콘막, 게이트 절연막(22)을 선택적으로 제거하여 게이트 전극(23)을 형성한다.
한편, 상기 게이트 전극(23)을 형성할 때 상기 게이트 전극(23)의 상부에 형성된 절연막(24)의 모서리 부분이 식각된다.
도 2b에 도시한 바와 같이, 상기 게이트 전극(23)을 포함한 반도체 기판(21)의 전면에 단차 피복성(step coverage)이 불량한 PECVD(Plasma Enhanced Chemical Vapor Deposition)법으로 질화막(25)을 증착한다.
한편, 상기 질화막(25)을 증착할 때 단차 피복성의 불량을 증대시키기 위해 반응 가스중에서 NH3을 줄이고 N2 가스를 증가시킨다. 단차 피복성이 불량한 PECVD법으로 질화막(25)을 형성하기 때문에 게이트 전극(23) 사이의 질화막(25) 상부 영역에 오버행이 발생하며, 오버행으로 인해 게이트 전극(23) 상부에 형성된 질화막(25)이 게이트 전극(23) 사이의 반도체 기판(21)상에 형성된 질화막(25)보다 더 두껍게 형성된다.
도 2c에 도시한 바와 같이, 상기 PECVD법으로 증착된 상기 질화막(25)을 RIE(Reactive Ion Etching)에 의해 1차로 표면으로부터 소정두께만큼 식각한다.
여기서 상기 질화막(25)의 1차로 식각할 때 질화막(25) 상부 모서리가 식각되면서 상부의 오버행(overhang)이 오픈(open)되어 게이트 전극(23) 사이의 반도체 기판(21)상에 형성된 질화막(25)도 소정두께만큼 식각이 진행된다.
한편, 상기 질화막(25)의 1차 식각시 초기 식각 속도를 높이기 위해 B 또는 P 이온을 상부의 질화막(25)내에 얇게 주사시키어 Si-N 본드(bond)를 미리 끊어 놓을 수가 있다. 이때 B 또는 P의 도즈(dose)나 에너지는 선택적으로 조절할 수 있다.
또한, 상기 B와 P를 함께 주입하여 상기 질화막(25)내의 전하 축적을 방지할 수 있다.
도 2d에 도시한 바와 같이, 상기 1차로 식각된 질화막(25)의 전면에 2차로 에치백 공정을 실시하여 상기 게이트 전극(23)의 표면에 질화막 측벽(25a)을 형성한다. 이때, 에치백 공정시 게이트 전극(23) 사이의 반도체 기판(21) 상에 잔류하는 질화막(25)이 제거되는 동안 게이트 전극(23) 사이의 반도체 기판(21) 상에 잔류하는 질화막(25)의 두께만큼 게이트 전극(23) 상부에 형성된 질화막(25)이 제거되어 게이트 전극(23)의 표면에 질화막 측벽(25a)이 형성된다.
한편, 이후 공정은 도면에 도시하지 않았지만 소자의 열 전자 효과(hot electron effect)를 감소시키기 위해 할로(halo) 이온주입을 이온 빔(ion beam) 주사 각도를 45°도로 하여 틸티(tilt)시켜 주입한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 게이트 상부 모서리의 절연막 두께를 충분히 확보하여 게이트와 콘택 플러그간에 누설이나 단락(short)을 방지할 수 있다.
둘째, PECVD 질화막을 사용하여 게이트 상부 모서리의 절연막 두께를 확보할 수 있어 열 전자 효과를 방지하기 위해 주입되는 할로 이온 주입 공정을 서브(sub) 0.25㎚소자까지 연장시킬 수 있어 소자 특성 향상과 트랜지스터 신뢰성을 향상시킬 수 있다.

Claims (4)

  1. 반도체 기판상에 게이트 절연막, 폴리 실리콘막, 절연막을 차례로 형성하는 단계;
    상기 절연막, 폴리 실리콘막, 게이트 절연막을 선택적으로 제거하여 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 포함한 반도체 기판의 전면에 PECVD법으로 질화막을 증착하는 단계;
    상기 질화막을 RIE법에 의해 1차로 소정두께만큼 식각하는 단계;
    상기 1차로 식각된 질화막을 2차로 에치백하여 상기 게이트 전극의 표면에 질화막 측벽을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 질화막은 NH3 가스는 줄이고 N2 가스는 증가시키면서 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 질화막의 1차 식각 속도를 높이기 위해 B 또는 P 이온을 상부의 질화막내에 얇게 주사시키는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 질화막내에 도즈량 및 에너지를 조절하여 B와 P를 함께 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
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