JP2003046078A - Ｍｏｓトランジスタ及びその形成方法 - Google Patents
Ｍｏｓトランジスタ及びその形成方法Info
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Abstract
(57)【要約】
【課題】 ゲートスペーサ形成時の半導体基板の損傷を
防止でき、接合リーク電流の増加を減らすことができ、
しかも浅い接合を形成できてトランジスタの性能を向上
させうるＭＯＳトランジスタおよびその形成方法を提供
する。 【解決手段】 ゲートスペーサエッチング工程時に半導
体基板が露出される部位を非晶質化させることによっ
て、その部分の半導体基板上部にゲートポリ酸化膜２４
０を厚く形成する。非晶質化しない半導体基板上のゲー
トポリ酸化膜２４０は薄く形成されるので、低いエネル
ギのイオン注入を行って浅い接合を形成できる。
防止でき、接合リーク電流の増加を減らすことができ、
しかも浅い接合を形成できてトランジスタの性能を向上
させうるＭＯＳトランジスタおよびその形成方法を提供
する。 【解決手段】 ゲートスペーサエッチング工程時に半導
体基板が露出される部位を非晶質化させることによっ
て、その部分の半導体基板上部にゲートポリ酸化膜２４
０を厚く形成する。非晶質化しない半導体基板上のゲー
トポリ酸化膜２４０は薄く形成されるので、低いエネル
ギのイオン注入を行って浅い接合を形成できる。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳトランジスタ
構造及びその形成方法に係り、より詳細にはゲートポリ
酸化膜が半導体基板上に選択的に所定厚さに成長したＭ
ＯＳトランジスタ及びその形成方法に関する。
構造及びその形成方法に係り、より詳細にはゲートポリ
酸化膜が半導体基板上に選択的に所定厚さに成長したＭ
ＯＳトランジスタ及びその形成方法に関する。
【０００２】
【従来の技術】半導体素子が高集積化及び大容量化する
につれてＭＯＳトランジスタが小さくなっている。ＭＯ
Ｓトランジスタが小さくなることによってゲート酸化膜
及びゲートポリ酸化膜が薄くなり、ソース及びドレイン
領域の接合深さも浅くなっている。
につれてＭＯＳトランジスタが小さくなっている。ＭＯ
Ｓトランジスタが小さくなることによってゲート酸化膜
及びゲートポリ酸化膜が薄くなり、ソース及びドレイン
領域の接合深さも浅くなっている。
【０００３】図１ないし図４は、従来の技術によるＭＯ
Ｓトランジスタ製造方法を説明するために示す断面図で
ある。図１を参照すれば、シャロートレンチ素子分離領
域（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏ
ｎ：ＳＴＩ）２０がある半導体基板１０上にゲート酸化
膜パターン３０及びゲート導電膜パターン３５を形成さ
せる。次いで、図２のように半導体基板１０の全面にゲ
ートポリ酸化膜４０を蒸着させ、半導体基板１０にはソ
ース及びドレイン領域４５を形成させる。上記ゲートポ
リ酸化膜４０はＭＯＳトランジスタの小型化につれて薄
く蒸着されつつある。しかし、上記ゲートポリ酸化膜４
０が薄過ぎればゲートポリ酸化膜本来の機能を失って半
導体基板が損傷され、ピッチング（ｐｉｔｔｉｎｇ）及
び接合リーク電流が増加する。
Ｓトランジスタ製造方法を説明するために示す断面図で
ある。図１を参照すれば、シャロートレンチ素子分離領
域（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏ
ｎ：ＳＴＩ）２０がある半導体基板１０上にゲート酸化
膜パターン３０及びゲート導電膜パターン３５を形成さ
せる。次いで、図２のように半導体基板１０の全面にゲ
ートポリ酸化膜４０を蒸着させ、半導体基板１０にはソ
ース及びドレイン領域４５を形成させる。上記ゲートポ
リ酸化膜４０はＭＯＳトランジスタの小型化につれて薄
く蒸着されつつある。しかし、上記ゲートポリ酸化膜４
０が薄過ぎればゲートポリ酸化膜本来の機能を失って半
導体基板が損傷され、ピッチング（ｐｉｔｔｉｎｇ）及
び接合リーク電流が増加する。
【０００４】次いで、図３のように上記ゲートポリ酸化
膜４０上にＭＴＯ（ＭｉｄｄｌｅＴｅｍｐｅｒａｔｕｒ
ｅ Ｏｘｉｄｅ）膜５０及びスペーサ用膜６０を順次蒸
着させる。上記ＭＴＯ膜５０はゲートスペーサ形成時に
エッチングマージンを与えるために形成させた膜であ
る。上記ＭＴＯ膜５０が厚いほどエッチングマージンは
良くなるが、上記ＭＴＯ膜５０が厚くなればトランジス
タが大きくなるためＭＴＯ膜を厚くするには限界があ
る。次いで、上記スペーサ用膜６０、上記ＭＴＯ膜５０
及び上記ゲートポリ酸化膜４０を異方性エッチングして
スペーサを形成させる。
膜４０上にＭＴＯ（ＭｉｄｄｌｅＴｅｍｐｅｒａｔｕｒ
ｅ Ｏｘｉｄｅ）膜５０及びスペーサ用膜６０を順次蒸
着させる。上記ＭＴＯ膜５０はゲートスペーサ形成時に
エッチングマージンを与えるために形成させた膜であ
る。上記ＭＴＯ膜５０が厚いほどエッチングマージンは
良くなるが、上記ＭＴＯ膜５０が厚くなればトランジス
タが大きくなるためＭＴＯ膜を厚くするには限界があ
る。次いで、上記スペーサ用膜６０、上記ＭＴＯ膜５０
及び上記ゲートポリ酸化膜４０を異方性エッチングして
スペーサを形成させる。
【０００５】
【発明が解決しようとする課題】ところが、上記工程に
よって形成されたＭＯＳトランジスタは図４のように半
導体基板１０の表面にピッチング７０が生じる。これ
は、トランジスタが縮小されるにつれてゲートポリ酸化
膜４０及びＭＴＯ膜５０が薄く形成され、薄いゲートポ
リ酸化膜４０及びＭＴＯ膜５０は本来の機能を行えなく
なるからである。特に、半導体基板１０と直接的に接し
ているゲートポリ酸化膜４０が薄く形成されたため、ゲ
ートスペーサを形成させる異方性エッチング工程でスペ
ーサ用膜６０との選択比が足りなくて半導体基板１０が
損傷される。したがって半導体基板１０にはピッチング
７０が生じ、それが接合リーク電流の増加につながって
素子の不良原因となる。したがって、スペーサ形成のた
めのエッチング工程時には上記ゲートポリ酸化膜４０が
厚く形成されなければならない。
よって形成されたＭＯＳトランジスタは図４のように半
導体基板１０の表面にピッチング７０が生じる。これ
は、トランジスタが縮小されるにつれてゲートポリ酸化
膜４０及びＭＴＯ膜５０が薄く形成され、薄いゲートポ
リ酸化膜４０及びＭＴＯ膜５０は本来の機能を行えなく
なるからである。特に、半導体基板１０と直接的に接し
ているゲートポリ酸化膜４０が薄く形成されたため、ゲ
ートスペーサを形成させる異方性エッチング工程でスペ
ーサ用膜６０との選択比が足りなくて半導体基板１０が
損傷される。したがって半導体基板１０にはピッチング
７０が生じ、それが接合リーク電流の増加につながって
素子の不良原因となる。したがって、スペーサ形成のた
めのエッチング工程時には上記ゲートポリ酸化膜４０が
厚く形成されなければならない。
【０００６】本発明は上記の点に鑑みなされたもので、
その目的は、スペーサエッチング時による半導体基板の
損傷及び接合リーク電流の増加を防止できるＭＯＳトラ
ンジスタ形成方法を提供することにある。さらに、本発
明は、上記方法により形成されたＭＯＳトランジスタを
提供することを他の目的とする。
その目的は、スペーサエッチング時による半導体基板の
損傷及び接合リーク電流の増加を防止できるＭＯＳトラ
ンジスタ形成方法を提供することにある。さらに、本発
明は、上記方法により形成されたＭＯＳトランジスタを
提供することを他の目的とする。
【０００７】
【課題を解決するための手段】本発明の一形態によるト
ランジスタ形成方法は、まず半導体基板上にゲート酸化
膜パターン及びゲート導電膜パターンを形成する。次い
で、上記半導体基板及び上記ゲート導電膜パターン上に
上記ゲート導電膜パターンを完全に覆うマスク膜パター
ンを形成し、上記マスク膜パターンを利用して上記半導
体基板を非晶質化させる。次いで、上記マスク膜パター
ンが除去された上記半導体基板の全面にゲートポリ酸化
膜を蒸着する。次いで、上記ゲートポリ酸化膜上にゲー
トスペーサ膜を蒸着した後、異方性エッチングしてゲー
トスペーサを形成する。そして、上記半導体基板にソー
ス及びドレイン領域を形成する。
ランジスタ形成方法は、まず半導体基板上にゲート酸化
膜パターン及びゲート導電膜パターンを形成する。次い
で、上記半導体基板及び上記ゲート導電膜パターン上に
上記ゲート導電膜パターンを完全に覆うマスク膜パター
ンを形成し、上記マスク膜パターンを利用して上記半導
体基板を非晶質化させる。次いで、上記マスク膜パター
ンが除去された上記半導体基板の全面にゲートポリ酸化
膜を蒸着する。次いで、上記ゲートポリ酸化膜上にゲー
トスペーサ膜を蒸着した後、異方性エッチングしてゲー
トスペーサを形成する。そして、上記半導体基板にソー
ス及びドレイン領域を形成する。
【０００８】上記ゲート導電膜パターンの側壁と上記マ
スク膜パターンの側壁との間隔は６０Åないし１４０Å
であることが望ましい。また、上記第３段階は上記マス
ク膜パターンをイオン注入マスクとして半導体基板にＳ
ｉまたはＧｅをイオン注入して行うことが望ましい。上
記ゲートポリ酸化膜は選択的に相異なる第１厚さ及び第
２厚さを有するように成長することが望ましく、上記第
２厚さを有するゲートポリ酸化膜は非晶質化した上記半
導体基板上に限定されることが望ましい。また、上記ゲ
ートポリ酸化膜の第１厚さは１０Åないし５０Åである
ことが望ましく、上記ゲートポリ酸化膜の第２厚さは第
１厚さの２倍ないし６倍で形成されることが望ましい。
スク膜パターンの側壁との間隔は６０Åないし１４０Å
であることが望ましい。また、上記第３段階は上記マス
ク膜パターンをイオン注入マスクとして半導体基板にＳ
ｉまたはＧｅをイオン注入して行うことが望ましい。上
記ゲートポリ酸化膜は選択的に相異なる第１厚さ及び第
２厚さを有するように成長することが望ましく、上記第
２厚さを有するゲートポリ酸化膜は非晶質化した上記半
導体基板上に限定されることが望ましい。また、上記ゲ
ートポリ酸化膜の第１厚さは１０Åないし５０Åである
ことが望ましく、上記ゲートポリ酸化膜の第２厚さは第
１厚さの２倍ないし６倍で形成されることが望ましい。
【０００９】本発明の他の一形態によるトランジスタ形
成方法は、まず半導体基板上にゲート酸化膜パターン及
びゲート導電膜パターンを形成する。次いで、上記ゲー
ト導電膜パターン上に上記ゲート導電膜パターンの上面
より広いマスク膜パターンを形成し、上記マスク膜パタ
ーンを利用して上記半導体基板を非晶質化させる。次い
で、上記マスク膜パターンが除去された上記半導体基板
の全面にゲートポリ酸化膜を蒸着する。次いで、上記ゲ
ートポリ酸化膜上にゲートスペーサ膜を蒸着した後、異
方性エッチングしてゲートスペーサを形成する。そし
て、上記半導体基板にソース及びドレイン領域を形成す
る。
成方法は、まず半導体基板上にゲート酸化膜パターン及
びゲート導電膜パターンを形成する。次いで、上記ゲー
ト導電膜パターン上に上記ゲート導電膜パターンの上面
より広いマスク膜パターンを形成し、上記マスク膜パタ
ーンを利用して上記半導体基板を非晶質化させる。次い
で、上記マスク膜パターンが除去された上記半導体基板
の全面にゲートポリ酸化膜を蒸着する。次いで、上記ゲ
ートポリ酸化膜上にゲートスペーサ膜を蒸着した後、異
方性エッチングしてゲートスペーサを形成する。そし
て、上記半導体基板にソース及びドレイン領域を形成す
る。
【００１０】上記第２段階は、上記ゲート導電膜パター
ン上にＡＲＣ膜パターンを形成する段階と、上記ＡＲＣ
膜パターンの上面より狭くなるように上記ゲート酸化膜
パターン及び上記ゲート導電膜パターンをスキューエッ
チングしてパターニングする段階とを含むことが望まし
い。また、上記第３段階は上記マスク膜パターンをイオ
ン注入マスクとして半導体基板にＳｉまたはＧｅをイオ
ン注入して行うことが望ましい。上記ゲートポリ酸化膜
は選択的に相異なる第１厚さ及び第２厚さを有するよう
に成長することが望ましい。また、上記第４段階実施後
に上記ゲートポリ酸化膜上にＭＴＯ膜を形成する段階を
さらに含むことが望ましい。
ン上にＡＲＣ膜パターンを形成する段階と、上記ＡＲＣ
膜パターンの上面より狭くなるように上記ゲート酸化膜
パターン及び上記ゲート導電膜パターンをスキューエッ
チングしてパターニングする段階とを含むことが望まし
い。また、上記第３段階は上記マスク膜パターンをイオ
ン注入マスクとして半導体基板にＳｉまたはＧｅをイオ
ン注入して行うことが望ましい。上記ゲートポリ酸化膜
は選択的に相異なる第１厚さ及び第２厚さを有するよう
に成長することが望ましい。また、上記第４段階実施後
に上記ゲートポリ酸化膜上にＭＴＯ膜を形成する段階を
さらに含むことが望ましい。
【００１１】本発明によるトランジスタは、半導体基板
上に形成されたゲート酸化膜パターン及びゲート導電膜
パターンと、上記ゲート導電膜パターンの側壁に形成さ
れたゲートスペーサ膜と、上記半導体基板と上記ゲート
スペーサ膜の下面との間で選択的に相異なる第１厚さ及
び第２厚さを有するゲートポリ酸化膜と、上記半導体基
板に形成されたソース及びドレイン領域とを具備する。
上に形成されたゲート酸化膜パターン及びゲート導電膜
パターンと、上記ゲート導電膜パターンの側壁に形成さ
れたゲートスペーサ膜と、上記半導体基板と上記ゲート
スペーサ膜の下面との間で選択的に相異なる第１厚さ及
び第２厚さを有するゲートポリ酸化膜と、上記半導体基
板に形成されたソース及びドレイン領域とを具備する。
【００１２】上記ゲートポリ酸化膜の第２厚さは上記ゲ
ートスペーサ膜の外壁方向に形成された厚さであること
が望ましく、上記ゲートポリ酸化膜の第２厚さは第１厚
さよりさらに大きいことが望ましい。
ートスペーサ膜の外壁方向に形成された厚さであること
が望ましく、上記ゲートポリ酸化膜の第２厚さは第１厚
さよりさらに大きいことが望ましい。
【００１３】
【発明の実施の形態】以下、添付した図面を参照して本
発明の望ましい実施形態を説明することによって本発明
を詳細に説明する。しかし、本発明は以下開示される実
施形態に限定されるものではない。本発明は多様な形態
で具現され、単に下記の実施形態は本発明の開示を完全
にし、通常の知識を有する者に本発明の範囲を完全に知
らせるために提供されるものである。また、図面での要
素の形状はより明確な説明を強調するために誇張して表
現された部分がありえ、図面上で同一符号で表示された
要素は同一要素を意味する。
発明の望ましい実施形態を説明することによって本発明
を詳細に説明する。しかし、本発明は以下開示される実
施形態に限定されるものではない。本発明は多様な形態
で具現され、単に下記の実施形態は本発明の開示を完全
にし、通常の知識を有する者に本発明の範囲を完全に知
らせるために提供されるものである。また、図面での要
素の形状はより明確な説明を強調するために誇張して表
現された部分がありえ、図面上で同一符号で表示された
要素は同一要素を意味する。
【００１４】図５ないし図１２は、本発明の一実施形態
によるＭＯＳトランジスタ形成方法を説明するために示
す断面図であり、図１２は、上記一実施形態の方法によ
って形成されたＭＯＳトランジスタの構造を示す断面図
でもある。まず、図５ないし図１２を参照してＭＯＳト
ランジスタの形成方法を説明し、次いで図１２を参照し
てＭＯＳトランジスタの構造を説明する。
によるＭＯＳトランジスタ形成方法を説明するために示
す断面図であり、図１２は、上記一実施形態の方法によ
って形成されたＭＯＳトランジスタの構造を示す断面図
でもある。まず、図５ないし図１２を参照してＭＯＳト
ランジスタの形成方法を説明し、次いで図１２を参照し
てＭＯＳトランジスタの構造を説明する。
【００１５】図５はゲート酸化膜パターン及びゲート導
電膜パターンを形成する段階を説明するために示す断面
図であって、ＳＴＩ １１０がある半導体基板１００上
にゲート酸化膜パターン２１０及びゲート導電膜パター
ン２２０を形成する。
電膜パターンを形成する段階を説明するために示す断面
図であって、ＳＴＩ １１０がある半導体基板１００上
にゲート酸化膜パターン２１０及びゲート導電膜パター
ン２２０を形成する。
【００１６】次いで、図６及び図７のように、半導体基
板１００及びゲート導電膜パターン２２０上にマスク膜
パターン２３５を形成する。図６は、上記ゲート酸化膜
パターン２１０及びゲート導電膜パターン２２０を完全
に覆うように半導体基板１００の全面にフォトレジスト
２３０を蒸着する段階を示したものである。このフォト
レジスト２３０は半導体基板１００の一部分にＳｉまた
はＧｅをイオン注入するためのマスク膜パターン２３５
の形成に必要である。次いで、上記フォトレジスト２３
０をパターニングして図７に示したようなマスク膜パタ
ーン２３５を形成する。このマスク膜パターン２３５は
上記ゲート導電膜パターン２２０の上面より広くて該ゲ
ート導電膜パターン２２０を完全に覆う。望ましい一実
施形態によれば、上記マスク膜パターン２３５としてフ
ォトレジストが使われる。また、上記ゲート導電膜パタ
ーン２２０の側壁と上記マスク膜パターン２３５の側壁
との間隔Ｍ（図８に示す）は６０Åないし１４０Åの範
囲であることが望ましい。
板１００及びゲート導電膜パターン２２０上にマスク膜
パターン２３５を形成する。図６は、上記ゲート酸化膜
パターン２１０及びゲート導電膜パターン２２０を完全
に覆うように半導体基板１００の全面にフォトレジスト
２３０を蒸着する段階を示したものである。このフォト
レジスト２３０は半導体基板１００の一部分にＳｉまた
はＧｅをイオン注入するためのマスク膜パターン２３５
の形成に必要である。次いで、上記フォトレジスト２３
０をパターニングして図７に示したようなマスク膜パタ
ーン２３５を形成する。このマスク膜パターン２３５は
上記ゲート導電膜パターン２２０の上面より広くて該ゲ
ート導電膜パターン２２０を完全に覆う。望ましい一実
施形態によれば、上記マスク膜パターン２３５としてフ
ォトレジストが使われる。また、上記ゲート導電膜パタ
ーン２２０の側壁と上記マスク膜パターン２３５の側壁
との間隔Ｍ（図８に示す）は６０Åないし１４０Åの範
囲であることが望ましい。
【００１７】次いで、上記マスク膜パターン２３５を利
用して上記半導体基板１００の一部分、すなわち上記マ
スク膜パターン２３５の側壁より外側の部分を非晶質化
させる。図８は、上記マスク膜パターン２３５をイオン
注入マスクとして半導体基板１００の一部分を非晶質化
させる工程を示したものであって、半導体基板１００の
一部にだけＳｉまたはＧｅをイオン注入することによっ
て、半導体基板１００の一部２３７を非晶質化させる。
すなわち、マスク膜パターン２３５下の半導体基板１０
０にはＳｉまたはＧｅがイオン注入されず、上部にマス
ク膜パターン２３５がない半導体基板１００部分にはＳ
ｉまたはＧｅがイオン注入される。
用して上記半導体基板１００の一部分、すなわち上記マ
スク膜パターン２３５の側壁より外側の部分を非晶質化
させる。図８は、上記マスク膜パターン２３５をイオン
注入マスクとして半導体基板１００の一部分を非晶質化
させる工程を示したものであって、半導体基板１００の
一部にだけＳｉまたはＧｅをイオン注入することによっ
て、半導体基板１００の一部２３７を非晶質化させる。
すなわち、マスク膜パターン２３５下の半導体基板１０
０にはＳｉまたはＧｅがイオン注入されず、上部にマス
ク膜パターン２３５がない半導体基板１００部分にはＳ
ｉまたはＧｅがイオン注入される。
【００１８】上記半導体基板１００の一部分の非晶質化
工程が終わった後に、上記マスク膜パターン２３５を除
去する。そして、上記マスク膜パターン２３５が除去さ
れた後に図９のように上記半導体基板１００の全面にゲ
ートポリ酸化膜２４０を成長させる。その上記ゲートポ
リ酸化膜２４０は上記半導体基板１００上に選択的に相
異なる第１厚さＴ１及び第２厚さＴ２で成長することが
望ましい。上記第１厚さＴ１は非晶質化しない半導体基
板１００上に成長したゲートポリ酸化膜２４０の厚さ及
びゲート導電膜パターン２２０の上部に成長したゲート
ポリ酸化膜２４０の厚さである。上記第２厚さＴ２は非
晶質化した半導体基板１００上に成長したゲートポリ酸
化膜２４０の厚さである。上記ゲートポリ酸化膜２４０
の第１厚さＴ１は１０Åないし５０Åであることが望ま
しい。また、上記ゲートポリ酸化膜２４０の第２厚さＴ
２は第１厚さＴ１より２倍ないし６倍厚く形成されるこ
とが望ましい。
工程が終わった後に、上記マスク膜パターン２３５を除
去する。そして、上記マスク膜パターン２３５が除去さ
れた後に図９のように上記半導体基板１００の全面にゲ
ートポリ酸化膜２４０を成長させる。その上記ゲートポ
リ酸化膜２４０は上記半導体基板１００上に選択的に相
異なる第１厚さＴ１及び第２厚さＴ２で成長することが
望ましい。上記第１厚さＴ１は非晶質化しない半導体基
板１００上に成長したゲートポリ酸化膜２４０の厚さ及
びゲート導電膜パターン２２０の上部に成長したゲート
ポリ酸化膜２４０の厚さである。上記第２厚さＴ２は非
晶質化した半導体基板１００上に成長したゲートポリ酸
化膜２４０の厚さである。上記ゲートポリ酸化膜２４０
の第１厚さＴ１は１０Åないし５０Åであることが望ま
しい。また、上記ゲートポリ酸化膜２４０の第２厚さＴ
２は第１厚さＴ１より２倍ないし６倍厚く形成されるこ
とが望ましい。
【００１９】次いで、図１０のように上記ゲートポリ酸
化膜２４０上にＭＴＯ膜２５０を蒸着する。そのＭＴＯ
膜２５０はゲートスペーサ形成時にエッチングマージン
を与えるために形成した膜である。上記ＭＴＯ膜２５０
が厚いほどエッチングマージンは良くなるが、上記ＭＴ
Ｏ膜２５０が厚くなればトランジスタが大きくなるので
ＭＴＯ膜２５０を厚くするのに限界がある。
化膜２４０上にＭＴＯ膜２５０を蒸着する。そのＭＴＯ
膜２５０はゲートスペーサ形成時にエッチングマージン
を与えるために形成した膜である。上記ＭＴＯ膜２５０
が厚いほどエッチングマージンは良くなるが、上記ＭＴ
Ｏ膜２５０が厚くなればトランジスタが大きくなるので
ＭＴＯ膜２５０を厚くするのに限界がある。
【００２０】ついで、図１１のように上記ＭＴＯ膜２５
０上にゲートスペーサ膜２６０を蒸着する。そのゲート
スペーサ膜２６０としては窒化膜または酸化膜であるこ
とが望ましい。次いで、上記ゲートスペーサ膜２６０、
上記ＭＴＯ膜２５０及び上記ゲートポリ酸化膜２４０を
異方性エッチングして図１２のようにゲートスペーサを
形成する。この時、異方性エッチングによる半導体基板
１００の損傷は生じない。すなわち、上記異方性エッチ
ング時に半導体基板１００上にあるゲートポリ酸化膜２
４０の第２厚さＴ２が十分に厚いために半導体基板１０
０の表面にピッチングが生じなくて半導体基板１００が
保護される。非晶質化した半導体基板１００上に形成さ
れたゲートポリ酸化膜２４０は、非晶質化していない半
導体基板１００上に形成されたゲートポリ酸化膜２４０
の厚さが３０Å以下の場合にその効果が大きい。
０上にゲートスペーサ膜２６０を蒸着する。そのゲート
スペーサ膜２６０としては窒化膜または酸化膜であるこ
とが望ましい。次いで、上記ゲートスペーサ膜２６０、
上記ＭＴＯ膜２５０及び上記ゲートポリ酸化膜２４０を
異方性エッチングして図１２のようにゲートスペーサを
形成する。この時、異方性エッチングによる半導体基板
１００の損傷は生じない。すなわち、上記異方性エッチ
ング時に半導体基板１００上にあるゲートポリ酸化膜２
４０の第２厚さＴ２が十分に厚いために半導体基板１０
０の表面にピッチングが生じなくて半導体基板１００が
保護される。非晶質化した半導体基板１００上に形成さ
れたゲートポリ酸化膜２４０は、非晶質化していない半
導体基板１００上に形成されたゲートポリ酸化膜２４０
の厚さが３０Å以下の場合にその効果が大きい。
【００２１】次いで、図１２のように上記半導体基板１
００にソース及びドレイン領域３００を形成する。
００にソース及びドレイン領域３００を形成する。
【００２２】図１２は、上記一実施形態によって形成さ
れたＭＯＳトランジスタの構造を示す断面図である。図
１２を参照すれば、上記ＭＯＳトランジスタはゲート酸
化膜パターン２１０、ゲート導電膜パターン２２０、該
ゲート導電膜パターン２２０の側壁に形成されたゲート
スペーサ膜２６０、半導体基板１００と上記ゲートスペ
ーサ膜２６０の下面との間で選択的に相異なる第１厚さ
Ｔ１及び第２厚さＴ２を有する（より詳細にはゲートス
ペーサ膜２６０の外壁部下部とそれよりゲート側の基板
表面とで第２厚さＴ２と第１厚さＴ１とに厚さが異な
る）ゲートポリ酸化膜２４０、そのゲートポリ酸化膜２
４０と上記ゲートスペーサ膜２６０との間にあるＭＴＯ
膜２５０及び上記半導体基板１００に形成されたソース
及びドレイン領域３００とを具備する。
れたＭＯＳトランジスタの構造を示す断面図である。図
１２を参照すれば、上記ＭＯＳトランジスタはゲート酸
化膜パターン２１０、ゲート導電膜パターン２２０、該
ゲート導電膜パターン２２０の側壁に形成されたゲート
スペーサ膜２６０、半導体基板１００と上記ゲートスペ
ーサ膜２６０の下面との間で選択的に相異なる第１厚さ
Ｔ１及び第２厚さＴ２を有する（より詳細にはゲートス
ペーサ膜２６０の外壁部下部とそれよりゲート側の基板
表面とで第２厚さＴ２と第１厚さＴ１とに厚さが異な
る）ゲートポリ酸化膜２４０、そのゲートポリ酸化膜２
４０と上記ゲートスペーサ膜２６０との間にあるＭＴＯ
膜２５０及び上記半導体基板１００に形成されたソース
及びドレイン領域３００とを具備する。
【００２３】上記ゲートポリ酸化膜２４０の第２厚さＴ
２は上記ゲートスペーサ膜２６０の外壁方向に形成され
た厚さである。ゲートスペーサ膜２６０と半導体基板１
００との間に形成されたゲートポリ酸化膜２４０の上記
第２厚さＴ２が厚いほどゲートスペーサ形成のためのエ
ッチング工程で半導体基板１００の損傷を防止できる。
上記ゲートポリ酸化膜２４０の第１厚さＴ１は１０Åな
いし５０Åであることが望ましく、上記ゲートポリ酸化
膜２４０の第２厚さＴ２は第１厚さＴ１より厚いことが
望ましい。また、上記ゲートポリ酸化膜２４０の第２厚
さＴ２は第１厚さＴ１より２倍ないし６倍であることが
望ましい。上記ゲートスペーサ膜２６０は窒化膜または
酸化膜であることが望ましい。
２は上記ゲートスペーサ膜２６０の外壁方向に形成され
た厚さである。ゲートスペーサ膜２６０と半導体基板１
００との間に形成されたゲートポリ酸化膜２４０の上記
第２厚さＴ２が厚いほどゲートスペーサ形成のためのエ
ッチング工程で半導体基板１００の損傷を防止できる。
上記ゲートポリ酸化膜２４０の第１厚さＴ１は１０Åな
いし５０Åであることが望ましく、上記ゲートポリ酸化
膜２４０の第２厚さＴ２は第１厚さＴ１より厚いことが
望ましい。また、上記ゲートポリ酸化膜２４０の第２厚
さＴ２は第１厚さＴ１より２倍ないし６倍であることが
望ましい。上記ゲートスペーサ膜２６０は窒化膜または
酸化膜であることが望ましい。
【００２４】図１３ないし図１５は、本発明の他の実施
形態によるＭＯＳトランジスタ形成方法を説明するため
に示す断面図である。本発明による他の実施形態は上述
した一実施形態と比較してみる時、半導体基板の一部を
非晶質化させる工程に利用されるマスク膜パターンを形
成する方法だけが異なり、他の工程は一実施形態の工程
と同一である。また、各部の構造、寸法、材質も上記一
実施形態と同一であり、それらは上述した一実施形態を
参照することとする。
形態によるＭＯＳトランジスタ形成方法を説明するため
に示す断面図である。本発明による他の実施形態は上述
した一実施形態と比較してみる時、半導体基板の一部を
非晶質化させる工程に利用されるマスク膜パターンを形
成する方法だけが異なり、他の工程は一実施形態の工程
と同一である。また、各部の構造、寸法、材質も上記一
実施形態と同一であり、それらは上述した一実施形態を
参照することとする。
【００２５】図１３は、ゲート酸化膜パターン１２１
０、ゲート導電膜パターン１２２０及びＡＲＣ（Ａｎｔ
ｉ−Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ）膜１２３
０を形成する段階を説明するために示す断面図であっ
て、ＳＴＩ １１１０がある半導体基板１１００上にゲ
ート酸化膜パターン１２１０、ゲート導電膜パターン１
２２０及びＡＲＣ膜１２３０を形成する。
０、ゲート導電膜パターン１２２０及びＡＲＣ（Ａｎｔ
ｉ−Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ）膜１２３
０を形成する段階を説明するために示す断面図であっ
て、ＳＴＩ １１１０がある半導体基板１１００上にゲ
ート酸化膜パターン１２１０、ゲート導電膜パターン１
２２０及びＡＲＣ膜１２３０を形成する。
【００２６】次いで、図１４のようにゲート酸化膜パタ
ーン１２１０及びゲート導電膜パターン１２２０をスキ
ューエッチングしてマスク膜パターン１２３５を形成す
る。すなわち、マスク膜パターン１２３５が上記ゲート
導電膜パターン１２２０の上面より広がるように上記ゲ
ート酸化膜パターン１２１０及びゲート導電膜パターン
１２２０の側壁をエッチングする。その結果としての、
上記ゲート導電膜パターン１２２０の側壁と上記マスク
膜パターン１２３５の側壁との間隔は６０Åないし１４
０Åであることが望ましい。
ーン１２１０及びゲート導電膜パターン１２２０をスキ
ューエッチングしてマスク膜パターン１２３５を形成す
る。すなわち、マスク膜パターン１２３５が上記ゲート
導電膜パターン１２２０の上面より広がるように上記ゲ
ート酸化膜パターン１２１０及びゲート導電膜パターン
１２２０の側壁をエッチングする。その結果としての、
上記ゲート導電膜パターン１２２０の側壁と上記マスク
膜パターン１２３５の側壁との間隔は６０Åないし１４
０Åであることが望ましい。
【００２７】次いで、上記マスク膜パターン１２３５を
利用して上記半導体基板１１００の一部分、すなわちマ
スク膜パターン１２３５の側壁より外側の部分を非晶質
化させる。図１５は、上記マスク膜パターン１２３５を
イオン注入マスクとして半導体基板１１００の一部分を
非晶質化させる工程を示したものであって、半導体基板
１１００の一部にだけＳｉまたはＧｅをイオン注入する
ことによって、半導体基板１１００の一部１２３７を非
晶質化させる。この半導体基板１１００の一部分の非晶
質化工程が終わった後に、上記マスク膜パターン１２３
５を除去する。
利用して上記半導体基板１１００の一部分、すなわちマ
スク膜パターン１２３５の側壁より外側の部分を非晶質
化させる。図１５は、上記マスク膜パターン１２３５を
イオン注入マスクとして半導体基板１１００の一部分を
非晶質化させる工程を示したものであって、半導体基板
１１００の一部にだけＳｉまたはＧｅをイオン注入する
ことによって、半導体基板１１００の一部１２３７を非
晶質化させる。この半導体基板１１００の一部分の非晶
質化工程が終わった後に、上記マスク膜パターン１２３
５を除去する。
【００２８】次いで、上述した本発明の一実施形態によ
るＭＯＳトランジスタ形成方法によって工程を実施す
る。すなわち、図１５のように半導体基板１１００の一
部分を非晶質化させた後に、図９に示すゲートポリ酸化
膜２４０を蒸着する段階から図１２に示すソース及びド
レイン領域３００を形成する段階まで工程を実施する。
るＭＯＳトランジスタ形成方法によって工程を実施す
る。すなわち、図１５のように半導体基板１１００の一
部分を非晶質化させた後に、図９に示すゲートポリ酸化
膜２４０を蒸着する段階から図１２に示すソース及びド
レイン領域３００を形成する段階まで工程を実施する。
【００２９】
【発明の効果】以上述べたように、本発明は、ゲートス
ペーサエッチング工程時に半導体基板が露出される部位
を非晶質化させることによって、その非晶質化した半導
体基板上部のゲートポリ酸化膜を厚くすることができ
る。したがって、ゲートスペーサ形成時に半導体基板表
面にピッチングが生じる半導体基板の損傷を防止でき、
ピッチングの発生による接合リーク電流の増加も減らし
うる。また、非晶質化しない半導体基板上のゲートポリ
酸化膜を薄くし、低いエネルギのイオン注入を行って浅
い接合を形成できるので、トランジスタの性能を向上さ
せうる。
ペーサエッチング工程時に半導体基板が露出される部位
を非晶質化させることによって、その非晶質化した半導
体基板上部のゲートポリ酸化膜を厚くすることができ
る。したがって、ゲートスペーサ形成時に半導体基板表
面にピッチングが生じる半導体基板の損傷を防止でき、
ピッチングの発生による接合リーク電流の増加も減らし
うる。また、非晶質化しない半導体基板上のゲートポリ
酸化膜を薄くし、低いエネルギのイオン注入を行って浅
い接合を形成できるので、トランジスタの性能を向上さ
せうる。
【図１】従来の技術によるＭＯＳトランジスタ形成方法
を説明するために示す断面図である。
を説明するために示す断面図である。
【図２】従来の技術によるＭＯＳトランジスタ形成方法
を説明するために示す断面図である。
を説明するために示す断面図である。
【図３】従来の技術によるＭＯＳトランジスタ形成方法
を説明するために示す断面図である。
を説明するために示す断面図である。
【図４】従来の技術によるＭＯＳトランジスタ形成方法
を説明するために示す断面図である。
を説明するために示す断面図である。
【図５】本発明の望ましい一実施形態によるＭＯＳトラ
ンジスタ形成方法を説明するために示す断面図である。
ンジスタ形成方法を説明するために示す断面図である。
【図６】本発明の望ましい一実施形態によるＭＯＳトラ
ンジスタ形成方法を説明するために示す断面図である。
ンジスタ形成方法を説明するために示す断面図である。
【図７】本発明の望ましい一実施形態によるＭＯＳトラ
ンジスタ形成方法を説明するために示す断面図である。
ンジスタ形成方法を説明するために示す断面図である。
【図８】本発明の望ましい一実施形態によるＭＯＳトラ
ンジスタ形成方法を説明するために示す断面図である。
ンジスタ形成方法を説明するために示す断面図である。
【図９】本発明の望ましい一実施形態によるＭＯＳトラ
ンジスタ形成方法を説明するために示す断面図である。
ンジスタ形成方法を説明するために示す断面図である。
【図１０】本発明の望ましい一実施形態によるＭＯＳト
ランジスタ形成方法を説明するために示す断面図であ
る。
ランジスタ形成方法を説明するために示す断面図であ
る。
【図１１】本発明の望ましい一実施形態によるＭＯＳト
ランジスタ形成方法を説明するために示す断面図であ
る。
ランジスタ形成方法を説明するために示す断面図であ
る。
【図１２】本発明の望ましい一実施形態によるＭＯＳト
ランジスタ形成方法を説明し、同時にその一実施形態の
方法によって形成されたＭＯＳトランジスタの構造を示
す断面図である。
ランジスタ形成方法を説明し、同時にその一実施形態の
方法によって形成されたＭＯＳトランジスタの構造を示
す断面図である。
【図１３】本発明の望ましい他の実施形態によるＭＯＳ
トランジスタ形成方法を説明するために示す断面図であ
る。
トランジスタ形成方法を説明するために示す断面図であ
る。
【図１４】本発明の望ましい他の実施形態によるＭＯＳ
トランジスタ形成方法を説明するために示す断面図であ
る。
トランジスタ形成方法を説明するために示す断面図であ
る。
【図１５】本発明の望ましい他の実施形態によるＭＯＳ
トランジスタ形成方法を説明するために示す断面図であ
る。
トランジスタ形成方法を説明するために示す断面図であ
る。
１００，１１００ 半導体基板
２１０，１２１０ ゲート酸化膜パターン
２２０，１２２０ ゲート導電膜パターン
２３０ フォトレジスト
１２３０ ＡＲＣ膜
２３５，１２３５ マスク膜パターン
２４０ ゲートポリ酸化膜
２５０ ＭＴＯ膜
２６０ ゲートスペーサ膜
３００ ソース及びドレイン領域
Claims (25)
- 【請求項１】 半導体基板上にゲート酸化膜パターン及
びゲート導電膜パターンを形成する第１段階と、 前記半導体基板及び前記ゲート導電膜パターン上に前記
ゲート導電膜パターンを完全に覆うマスク膜パターンを
形成する第２段階と、 前記マスク膜パターンを利用して前記半導体基板を非晶
質化させる第３段階と、 前記マスク膜パターンが除去された前記半導体基板の全
面にゲートポリ酸化膜を蒸着する第４段階と、 前記ゲートポリ酸化膜上にゲートスペーサ膜を蒸着した
後、異方性エッチングしてゲートスペーサを形成する第
５段階と、 前記半導体基板にソース及びドレイン領域を形成する第
６段階とを含むことを特徴とするＭＯＳトランジスタ形
成方法。 - 【請求項２】 前記ゲート導電膜パターンの側壁と前記
マスク膜パターンの側壁との間隔は６０Åないし１４０
Åであることを特徴とする請求項１に記載のＭＯＳトラ
ンジスタ形成方法。 - 【請求項３】 前記マスク膜パターンはフォトレジスト
パターンであることを特徴とする請求項１に記載のＭＯ
Ｓトランジスタ形成方法。 - 【請求項４】 前記第３段階は前記マスク膜パターンを
イオン注入マスクとして半導体基板にＳｉまたはＧｅを
イオン注入して行うことを特徴とする請求項１に記載の
ＭＯＳトランジスタ形成方法。 - 【請求項５】 前記ゲートポリ酸化膜は選択的に相異な
る第１厚さ及び第２厚さを有するように成長することを
特徴とする請求項１に記載のＭＯＳトランジスタ形成方
法。 - 【請求項６】 前記第２厚さを有するゲートポリ酸化膜
は非晶質化した前記半導体基板上に限定されることを特
徴とする請求項５に記載のＭＯＳトランジスタ形成方
法。 - 【請求項７】 前記ゲートポリ酸化膜の第１厚さは１０
Åないし５０Åであることを特徴とする請求項５に記載
のＭＯＳトランジスタ形成方法。 - 【請求項８】 前記ゲートポリ酸化膜の第２厚さは第１
厚さの２倍ないし６倍であることを特徴とする請求項５
に記載のＭＯＳトランジスタ形成方法。 - 【請求項９】 前記第４段階実施後に前記ゲートポリ酸
化膜上にＭＴＯ膜を形成する段階をさらに含むことを特
徴とする請求項１に記載のＭＯＳトランジスタ形成方
法。 - 【請求項１０】 前記ゲートスペーサ膜は窒化膜または
酸化膜であることを特徴とする請求項１に記載のＭＯＳ
トランジスタ形成方法。 - 【請求項１１】 半導体基板上にゲート酸化膜パターン
及びゲート導電膜パターンを形成する第１段階と、 前記ゲート導電膜パターン上に前記ゲート導電膜パター
ンの上面より広いマスク膜パターンを形成する第２段階
と、 前記マスク膜パターンを利用して前記半導体基板を非晶
質化させる第３段階と、 前記マスク膜パターンが除去された前記半導体基板の全
面にゲートポリ酸化膜を蒸着する第４段階と、 前記ゲートポリ酸化膜上にゲートスペーサ膜を蒸着した
後、異方性エッチングしてゲートスペーサを形成する第
５段階と、 前記半導体基板にソース及びドレイン領域を形成する第
６段階とを含むことを特徴とするＭＯＳトランジスタ形
成方法。 - 【請求項１２】 前記ゲート導電膜パターンの側壁と前
記マスク膜パターンの側壁との間隔は６０Åないし１４
０Åであることを特徴とする請求項１１に記載のＭＯＳ
トランジスタ形成方法。 - 【請求項１３】 前記第２段階は、 前記ゲート導電膜パターン上にＡＲＣ膜パターンを形成
する段階と、 前記ＡＲＣ膜パターンの上面より狭くなるように前記ゲ
ート酸化膜パターン及び前記ゲート導電膜パターンをス
キューエッチングしてパターニングする段階とを含むこ
とを特徴とする請求項１１に記載のＭＯＳトランジスタ
形成方法。 - 【請求項１４】 前記第３段階は前記マスク膜パターン
をイオン注入マスクとして半導体基板にＳｉまたはＧｅ
をイオン注入して行うことを特徴とする請求項１１に記
載のＭＯＳトランジスタ形成方法。 - 【請求項１５】 前記ゲートポリ酸化膜は選択的に相異
なる第１厚さ及び第２厚さを有するように成長すること
を特徴とする請求項１１に記載のＭＯＳトランジスタ形
成方法。 - 【請求項１６】 前記第２厚さを有するゲートポリ酸化
膜は非晶質化した前記半導体基板上に限定されることを
特徴とする請求項１５に記載のＭＯＳトランジスタ形成
方法。 - 【請求項１７】 前記ゲートポリ酸化膜の第１厚さは１
０Åないし５０Åであることを特徴とする請求項１５に
記載のＭＯＳトランジスタ形成方法。 - 【請求項１８】 前記ゲートポリ酸化膜の第２厚さは第
１厚さの２倍ないし６倍であることを特徴とする請求項
１５に記載のＭＯＳトランジスタ形成方法。 - 【請求項１９】 前記第４段階実施後に前記ゲートポリ
酸化膜上にＭＴＯ膜を形成する段階をさらに含むことを
特徴とする請求項１１に記載のＭＯＳトランジスタ形成
方法。 - 【請求項２０】 半導体基板上に形成されたゲート酸化
膜パターン及びゲート導電膜パターンと、 前記ゲート導電膜パターンの側壁に形成されたゲートス
ペーサ膜と、 前記半導体基板と前記ゲートスペーサ膜の下面との間で
選択的に相異なる第１厚さ及び第２厚さを有するゲート
ポリ酸化膜と、 前記半導体基板に形成されたソース及びドレイン領域と
を具備することを特徴とするＭＯＳトランジスタ。 - 【請求項２１】 前記ゲートポリ酸化膜の第２厚さは前
記ゲートスペーサ膜の外壁方向に形成された厚さである
ことを特徴とする請求項２０に記載のＭＯＳトランジス
タ。 - 【請求項２２】 前記ゲートポリ酸化膜の第１厚さは１
０Åないし５０Åであることを特徴とする請求項２０に
記載のＭＯＳトランジスタ。 - 【請求項２３】 前記ゲートポリ酸化膜の第２厚さは第
１厚さよりさらに大きいことを特徴とする請求項２０に
記載のＭＯＳトランジスタ。 - 【請求項２４】 前記ゲートポリ酸化膜の第２厚さは第
１厚さの２倍ないし６倍であることを特徴とする請求項
２３に記載のＭＯＳトランジスタ。 - 【請求項２５】 前記ゲートポリ酸化膜及びゲートスペ
ーサ膜との間に形成されたＭＴＯ膜をさらに具備するこ
とを特徴とする請求項２０に記載のＭＯＳトランジス
タ。
Applications Claiming Priority (2)
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|---|---|---|---|
| KR10-2001-0043506A KR100429873B1 (ko) | 2001-07-19 | 2001-07-19 | 모스 트랜지스터 및 그 형성방법 |
| KR2001-043506 | 2001-07-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003046078A true JP2003046078A (ja) | 2003-02-14 |
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Family
ID=19712306
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002176345A Expired - Fee Related JP4102606B2 (ja) | 2001-07-19 | 2002-06-17 | Ｍｏｓトランジスタ形成方法 |
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|---|---|
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| JP (1) | JP4102606B2 (ja) |
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|---|---|---|---|---|
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| US7112479B2 (en) * | 2004-08-27 | 2006-09-26 | Micron Technology, Inc. | Methods of forming gatelines and transistor devices |
| JP4410222B2 (ja) * | 2006-06-21 | 2010-02-03 | 株式会社東芝 | 半導体装置及びその製造方法 |
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| US5811342A (en) * | 1998-01-26 | 1998-09-22 | Texas Instruments - Acer Incorporated | Method for forming a semiconductor device with a graded lightly-doped drain structure |
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| KR100310173B1 (ko) * | 1999-10-25 | 2001-11-02 | 황인길 | 엘디디형 상보형 모스 트랜지스터 제조 방법 |
| KR20010058392A (ko) * | 1999-12-27 | 2001-07-05 | 윤종용 | 트랜지스터 제조방법 |
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