KR20010058392A - 트랜지스터 제조방법 - Google Patents
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Abstract
절연 스페이서(spacer) 형성시 야기되는 게이트 전극의 피팅(pitting) 유발을 막을 수 있도록 하고, 고정밀 소자를 구현할 수 있도록 한 트랜지스터 제조방법이 개시된다.
이를 위하여 본 발명에서는, 반도체 기판 상에 게이트 산화막을 형성하는 단계와; 상기 게이트 산화막 상에 소정 두께의 제 1 폴리실리콘막을 형성하는 단계; 상기 결과물 상으로 고농도 불순물을 이온주입하여, 상기 제 1 폴리실리콘막 내에 불순물을 도핑하는 단계; 상기 제 1 폴리실리콘막 상에 제 2 폴리실리콘막을 형성하는 단계; 게이트 전극 형성부를 제외한 영역의 상기 제 1 및 제 2 폴리실리콘막을 선택식각하여, 제 1 및 제 2 폴리실리콘막으로 구성된 게이트 전극을 형성하는 단계; 상기 게이트 전극에 의해 마스킹되지 못한 부분의 상기 게이트 산화막을 제거하는 단계; 상기 결과물 상으로 저농도 불순물을 이온주입하여, 상기 게이트 전극 양 에지측의 상기 기판 내에 LDD 영역을 형성하는 단계; 상기 게이트 전극의 양 측벽에 스페이서를 형성하는 단계; 및 상기 결과물 상으로 고농도 불순물을 이온주입하여, 상기 게이트 전극을 이루는 상기 제 2 폴리실리콘막 내에는 불순물을 도핑하고, 상기 스페이서 양 에지측의 상기 기판 내에는 소오스·드레인 영역을 형성하는 단계로 이루어진 트랜지스터 제조방법이 제공된다.
Description
본 발명은 트랜지스터 제조방법에 관한 것으로, 특히 절연 스페이서(spacer) 형성시 야기되는 게이트 전극의 피팅(pitting) 유발을 막을 수 있도록 하여 고정밀 소자를 구현할 수 있도록 한 트랜지스터 제조방법에 관한 것이다.
반도체 집적회로(이하, IC라 한다)의 고집적화가 진행됨에 따라 칩 사이즈의 최소화와 고속화가 동시에 수반되도록 기술 개발이 이루어지고 있다. 제품의 스피드(speed) 향상을 위해서는 무엇보다도 트랜지스터의 성능 향상이 필수적이다.
따라서, 현재는 듀얼 게이트(dual gate) 전극을 사용하는 CPU 제품의 경우 트랜지스터의 성능 향상을 위하여 게이트 전극을 형성하기 전에 미리 게이트 물질예컨대, 폴리실리콘막 내로 별도의 n형 도판트(dopant)나 p형 도판트를 이온주입해 주어 기판과 게이트 물질 간의 접합으로 인해 형성되는 디플리션층의 두께를 최소화한 상태에서 게이트 전극 형성을 위한 막질 패터닝 공정을 진행해 주는 방식으로 트랜지스터 제조를 이루고 있다.
도 1a 내지 도 1d에는 이와 관련된 종래의 트랜지스터 제조방법을 도시한 공정수순도가 제시되어 있다. 이를 참조하여 그 제조방법을 제 4 단계로 구분하여 살펴보면 다음과 같다. 여기서는 일 예로서, NMOS 트랜지스터 제조방법에 대하여 살펴본다.
제 1 단계로서, 도 1a에 도시된 바와 같이 p형 반도체 기판(10) 상에 게이트 산화막(12)과 폴리실리콘막(14)을 순차적으로 형성한 다음, 디플리션층을 감소시키기 위하여 상기 결과물 상으로 고농도 n형 불순물, 예컨대 P 이온을 이온주입하여 상기 폴리실리콘막(14) 내로 n형 불순물을 주입한다. 이때, 상기 폴리실리콘막(14)은 2500Å의 두께로 형성된다.
제 2 단계로서, 도 1b에 도시된 바와 같이 폴리실리콘막(14) 상에 SiON 재질의 ARL(anti-reflection layer)(16)을 형성하고, 사진식각공정을 이용하여 상기 ARL(16) 상에 게이트 전극 형성부를 한정하는 레지스트 패턴(미 도시)을 형성한 다음, 이를 마스크로 이용하여 ARL(16)을 식각한다. 이어 레지스트 패턴을 제거하고, 패터닝된 ARL을 마스크로 이용하여 폴리실리콘막(14)을 식각하여 기판(10) 상에 게이트 산화막(12)을 사이에 두고 폴리실리콘 재질의 게이트 전극(14')을 형성한다.
제 3 단계로서, 도 1c에 도시된 바와 같이 상기 ARL(16)과 게이트 전극(14')에 의해 마스킹되지 않은 부분의 게이트 산화막(12)을 제거하고, 상기 기판(10) 상으로 저농도 n형 불순물을 이온주입하여 게이트 전극(14') 양 에지측의 기판(10) 내에 n- LDD(lightly doped drain) 영역(18)을 형성한다.
제 4 단계로서, 도 1d에 도시된 바와 같이 상기 결과물 전면에 질화막 재질의 절연막을 형성하고, 이를 이방성 건식식각하여 게이트 전극(14')의 양 측벽에 질화막 재질의 스페이서(20)를 형성한 다음, 상기 기판(10) 상으로 고농도 n형 불순물을 이온주입하여 스페이서(20) 양 에지측의 기판(10) 내부에 LDD 구조의 소오스·드레인 영역(22)을 형성하므로써, 본 공정 진행을 완료한다.
그러나, 상기 공정 수순에 의거하여 트랜지스터를 제조할 경우에는 소자 제조시 다음과 같은 문제가 발생된다.
디플리션층을 최소화하기 위하여 폴리실리콘막(14) 내로 고농도 n형 불순물을 주입하게 되면 투입된 도펀트(n형 불순물)의 영향으로 인해 폴리실리콘막의 상층부는 다결정 구조가 깨져 비정질 상태로 변하게 되고, 그 결과 비정질화되지 않은 부분의 폴리실리콘막에 비해 이 부분의 식각률(etch rate)이 증가하게 된다. 이러한 현상은 LDD영역(22)을 형성하는 과정에서 더욱 심화된다.
따라서, 스페이서(20) 형성을 위한 절연막 식각시 오버 에치(over etch)가 조금만 발생되더라도 게이트 전극(14')의 상층부가 일부 함께 식각되는 손상이 발생하게 된다. 이러한 손상이 야기된 상태를 게이트 전극(폴리)에 피팅이 유발되었다고 한다. 스페이서 형성시에는 통상 오버 에치가 수반되므로, 현재로서는 게이트 전극의 피팅 유발을 피해갈 수 없는 상태이다.
상기 손상은 특히, 듀얼 게이트를 갖는 CMOS 제조시 커다란 문제를 야기시키는데, 이는 NMOS와 PMOS의 경계면 상에 디플리션 방지를 위한 도핑(doping)이 이루어지지 않는 영역이 존재하기 때문이다. 이러한 현상이 발생될 경우 소자의 특성 저하가 야기되는 또 다른 문제가 초래되므로, 이에 대한 개선책이 시급하게 요구되고 있다.
이에 본 발명의 목적은 트랜지스터 제조시, 형성하고자 하는 총 폴리실리콘막 두께의 일부만을 먼저 증착한 후 디플리션층을 감소시키기 위한 고농도 불순물을 주입 공정을 실시하고, 그 위에 다시 잔여 두께에 해당되는 폴리실리콘막을 추가 증착해 주는 방식으로 폴리실리콘막을 형성해 주어 게이트 전극 물질의 상층부에 언도프드 막질이 놓이도록 하므로써, 스페이서 형성을 위한 식각 공정 진행시 오버 에치가 발생되더라도 게이트 전극 상층부에서의 피팅 유발을 막을 수 있도록 하고 고정밀 소자를 구현할 수 있도록 한 트랜지스터 제조방법을 제공함에 있다.
도 1a 내지 도 1d는 종래의 트랜지스터 형성방법을 도시한 공정수순도,
도 2a 내지 도 2e는 본 발명에 의한 트랜지스터 형성방법을 도시한 공정수순도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 상에 게이트 산화막을 형성하는 단계와; 상기 게이트 산화막 상에 소정 두께의 제 1 폴리실리콘막을 형성하는 단계; 상기 결과물 상으로 고농도 불순물을 이온주입하여, 상기 제 1 폴리실리콘막 내에 불순물을 도핑하는 단계; 상기 제 1 폴리실리콘막 상에 제 2 폴리실리콘막을 형성하는 단계; 게이트 전극 형성부를 제외한 영역의 상기 제 1 및 제 2 폴리실리콘막을 선택식각하여, 제 1 및 제 2 폴리실리콘막으로 구성된 게이트 전극을 형성하는 단계; 상기 게이트 전극에 의해 마스킹되지 못한 부분의 상기 게이트 산화막을 제거하는 단계; 상기 결과물 상으로 저농도 불순물을 이온주입하여, 상기 게이트 전극 양 에지측의 상기 기판 내에 LDD 영역을 형성하는 단계; 상기 게이트 전극의 양 측벽에 스페이서를 형성하는 단계; 및 상기 결과물 상으로 고농도 불순물을 이온주입하여, 상기 게이트 전극을 이루는 상기 제 2 폴리실리콘막 내에는 불순물을 도핑하고, 상기 스페이서 양 에지측의 상기 기판 내에는 소오스·드레인 영역을 형성하는 단계로 이루어진 트랜지스터 제조방법이 제공된다.
이때, 제 1 폴리실리콘막은 2000 ±200Å의 두께로 형성하는 것이 바람직하고, 제 2 폴리실리콘막은 500 ±200Å의 두께로 형성하는 것이 바람직하다.
상기 공정을 적용하여 트랜지스터를 제조할 경우, 게이트 전극의 상층부쪽에 언도프드 상태의 폴리실리콘막(제 2 폴리실리콘막)이 놓이게 되므로, 스페이서 형성시 오버 에치가 유발되더라고 폴리실리콘막의 표면이 식각되는 피팅 현상이 발생하지 않게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에서 제안된 트랜지스터 형성방법을 도시한 공정수순도를 나타낸 것으로, 이를 참조하여 그 제조방법을 제 5 단계로 구분하여 살펴보면 다음과 같다. 이 경우 역시 NMOS 트랜지스터 제조방법에 대하여 살펴본다.
제 1 단계로서, 도 2a에 도시된 바와 같이 p형 반도체 기판(100) 상에 게이트 산화막(102)과 제 1 폴리실리콘막(104a)을 순차적으로 형성한 다음, 상기 결과물 상으로 고농도 n형 불순물, 예컨대 P 이온을 이온주입한다. 그 결과, 제 1 폴리실리콘막(104) 내에 n형 불순물이 도핑된다. 이와 같이 제 1 폴리실리콘막(104a) 내에 n형 불순물을 도핑한 것은 소자 구동시 게이트 전극쪽에 형성되는 디플리션층의 두께를 최소화하기 위함이다. 이때, 제 1 폴리실리콘막(104)은 2000 ±200Å의 두께로 형성하는 것이 바람직하다.
제 2 단계로서, 도 2b에 도시된 바와 같이 제 1 폴리실리콘막(104) 상에 500 ±200Å 두께의 제 2 폴리실리콘막(104b)을 형성한다. 이와 같이, 불순물이 도핑된 제 1 폴리실리콘막(104a) 상에 별도의 제 2 폴리실리콘막(104b)을 더 형성한 것은, 폴리실리콘막의 표면쪽에 놓이는 막질이 언도프드 막질이 되도록 하여 후속 식각 공정(예컨대, 스페이서 형성을 위한 이방성 건식식각 공정) 진행시, 게이트 전극의 상층부에서 피팅 현상이 유발되는 것을 막기 위함이다.
제 3 단계로서, 도 2c에 도시된 바와 같이 제 2 폴리실리콘막(104b) 상에 SiON 재질의 ARL(106)을 형성하고, 사진식각공정을 이용하여 상기 ARL(106) 상에 게이트 전극 형성부를 한정하는 레지스트 패턴(미 도시)을 형성한 다음, 이를 마스크로 이용하여 ARL(106)을 식각한다. 이어 레지스트 패턴을 제거하고, 패터닝된 ARL(106)을 마스크로 이용하여 제 1 및 제 2 폴리실리콘막(104a),(104b)을 순차 식각한다. 그 결과, 제 1 및 제 2 폴리실리콘막 재질의 게이트 전극(104')이 형성된다.
제 4 단계로서, 도 2d에 도시된 바와 같이 상기 ARL(106)과 게이트 전극(104')에 의해 마스킹되지 않은 부분의 게이트 산화막(102)을 제거하고, 게이트 전극(104')이 구비된 기판(100) 상으로 저농도 n형 불순물을 이온주입하여 게이트 전극(104') 양 에지측의 기판(100) 내에 n- LDD 영역(108)을 형성한다.
제 5 단계로서, 도 2e에 도시된 바와 같이 상기 결과물 전면에 질화막 재질의 절연막을 형성하고, 이를 이방성 건식식각하여 상기 게이트 전극(104')의 양 측벽에 질화막 재질의 스페이서(110)를 형성한 다음, 상기 기판(100) 상으로 고농도 n형 불순물을 이온주입하여 게이트 전극(104')을 이루는 제 2 폴리실리콘막(104b) 내에는 n형 불순물을 도핑하고, 스페이서(110) 양 에지측의 기판(100) 내에는 LDD 구조의 소오스·드레인 영역(112)을 형성하므로써, 본 공정 진행을 완료한다.
이와 같이 트랜지스터를 제조할 경우, 불순물이 도핑된 제 1 폴리실리콘막(104a) 상에 언도프드 상태의 제 2 폴리실리콘막(104b)이 적층되어 있는 구조를 가지도록 게이트 전극(104')이 형성되므로, 스페이서(110) 형성시 오버 에치가 야기되더라도 게이트 전극의 피팅이 유발되지 않게 된다.
따라서, 듀얼 게이트를 갖는 CMOS 제조시 NMOS와 PMOS의 경계면에서 피팅 유발에 기인한 게이트 전극의 손상을 막을 수 있게 되고, 그 결과 소자 구동시 야기되는 트랜지스터의 특성 저하를 방지할 수 있게 된다.
본 실시예에서는 일 예로서, NMOS 트랜지스터 형성에 한하여 언급하였으나 상기 공정 기술은 PMOS 트랜지스터 형성시에도 동일하게 적용 가능함은 물론이다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 트랜지스터 제조시 게이트 전극 물질인 폴리실리콘막을 불순물이 도핑된 제 1 폴리실리콘막과 불순물 도핑이 이루어지지 않은 제 2 폴리실리콘막의 적층 구조로 가져가 주므로써, 게이트 전극 물질의 상층부에 언도프드 막질이 놓이게 되므로 스페이서를 형성하기 위한 식각 공정 진행시 오버 에치가 발생되더라도 게이트 전극 상층부에서의 피팅 유발을 막을 수 있게 된다. 또한, 제 2 폴리실리콘막은 소오스·드레인 영역을 형성하기 위한 고농도의 불순물 이온주입시 함께 도핑이 이루어지게 되므로, 고정밀·고속의 소자 구현이 가능하게 된다.
Claims (3)
- 반도체 기판 상에 게이트 산화막을 형성하는 단계와;상기 게이트 산화막 상에 소정 두께의 제 1 폴리실리콘막을 형성하는 단계; 상기 결과물 상으로 고농도 불순물을 이온주입하여, 상기 제 1 폴리실리콘막 내에 불순물을 도핑하는 단계;상기 제 1 폴리실리콘막 상에 제 2 폴리실리콘막을 형성하는 단계;게이트 전극 형성부를 제외한 영역의 상기 제 1 및 제 2 폴리실리콘막을 선택식각하여, 제 1 및 제 2 폴리실리콘막으로 구성된 게이트 전극을 형성하는 단계; 상기 게이트 전극에 의해 마스킹되지 못한 부분의 상기 게이트 산화막을 제거하는 단계;상기 결과물 상으로 저농도 불순물을 이온주입하여, 상기 게이트 전극 양 에지측의 상기 기판 내에 LDD 영역을 형성하는 단계;상기 게이트 전극의 양 측벽에 스페이서를 형성하는 단계; 및상기 결과물 상으로 고농도 불순물을 이온주입하여, 상기 게이트 전극을 이루는 상기 제 2 폴리실리콘막 내에는 불순물을 도핑하고, 상기 스페이서 양 에지측의 상기 기판 내에는 소오스·드레인 영역을 형성하는 단계로 이루어진 것을 특징으로 하는 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 제 1 폴리실리콘막은 2000 ±200Å의 두께로 형성하는 것을 특징으로 하는 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 제 2 폴리실리콘막은 500 ±200Å의 두께로 형성하는 것을 특징으로 하는 트랜지스터 제조방법.
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| KR100429873B1 (ko) * | 2001-07-19 | 2004-05-04 | 삼성전자주식회사 | 모스 트랜지스터 및 그 형성방법 |
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1999
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| WITN | Withdrawal due to no request for examination |