KR20000073799A

KR20000073799A - 혼성신호 반도체 소자의 제조방법

Info

Publication number: KR20000073799A
Application number: KR1019990017337A
Authority: KR
Inventors: 박병주
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1999-05-14
Filing date: 1999-05-14
Publication date: 2000-12-05
Also published as: KR100319621B1; US6337242B1

Abstract

본 발명은 혼성신호(mixed-signal) 반도체 소자의 제조방법에 관한 것으로, 반도체 기판을 활성영역과 필드영역으로 구분하는 공정과; 상기 반도체 기판의 상면에 게이트산화막을 형성하는 공정과; 상기 게이트산화막의 상면에 제1폴리실리콘막을 형성하는 공정과; 상기 제1폴리실리콘막의 상면에 실리콘질화막을 형성하는 공정과; 상기 실리콘질화막을 패터닝하여 상기 필드영역의 상부에 해당하는 소정의 제1폴리실리콘막을 노출시키는 공정과; 상기 제1폴리실리콘막 내로 불순물 이온을 주입하는 공정과; 상기 패터닝된 실리콘질화막의 상면과 측면 및 상기 노출된 제1폴리실리콘막의 상면에 커패시터산화막을 형성하는 공정과; 상기 커패시터산화막의 상면에 제2폴리실리콘막을 형성하는 공정과; 상기 실리콘질화막 상면의 제2폴리실리콘막 및 커패시터산화막을 제거하고, 제거되지 않고 남아있는 제2폴리실리콘막과 커패시터산화막 및 실리콘질화막을 평탄화하는 공정과; 상기 실리콘질화막과 제1폴리실리콘막 및 제2폴리실리콘막을 패터닝하는 공정과; 상기 실리콘질화막을 식각하는 공정과; 상기 활성영역 상에 엘디디(LDD : lightly doped drain) 트랜지스터를 형성하는 공정을 순차적으로 실시하는 것을 특징으로 하여 이루어짐으로써, 소자특성이 안정하고, 제조공정이 단순하며 불량률이 개선된 혼성신호 반도체 소자의 제조방법을 제공하고자 한다.

Description

혼성신호 반도체 소자의 제조방법{FABRICATION METHOD OF MIXED SIGNAL SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 혼성신호(mixed-signal) 반도체 소자의 제조방법에 관한 것이다.

혼성신호 반도체 소자란, 디지털 신호와 아날로그 신호의 발생이 공존하는 반도체 소자를 일컫는다. 디지털 신호 발생기의 대표적인 일례는 문턱전압을 초과하는지의 여부에 따라 온(on) 신호 및 오프(off) 신호를 발생시키는 트랜지스터이고, 아날로그 신호 발생기의 대표적인 일례는 축적된 전하량에 따라 구별되는 신호를 발생시키는 커패시터이다. 이 때, 커패시터에서는 플레이트(plate) 폴리와 게이트(gate) 폴리라 칭하는 두 개의 폴리실리콘막 사이에 전하를 축적하기 때문에, 그 구조를 더블폴리(double poly) 구조라 하며, 이것은 아날로그 회로의 디자인시 널리 사용된다. 이러한 더블폴리 구조의 제조방법을 이용하여 일련의 트랜지스터 및 커패시터로 이루어진 혼성신호 반도체 소자를 제조하는 방법은 널리 알려져 있으며, 그 종래의 제조방법에 대해 도1a∼1e를 참조하여 설명하면 다음과 같다.

먼저, 도1a에 도시된 바와 같이, 반도체 기판(1)의 상면에 버퍼산화막(2)을 형성하고, 에스티아이(STI : shallow trench isolation) 공정을 통해 반도체 기판(1) 내에 트렌치(3)을 형성한 후 상기 트렌치(3)를 산화물(4)로 충진시킴으로써 상기 반도체 기판(1)을 활성영역(A)과 필드영역(F)으로 구분한 다음, 웰(미도시)을 형성한다. 다음, 상기 버퍼산화막(2)과 상기 트렌치(3)의 상면에 제1폴리실리콘막(5)을 형성한 후, 상기 제1폴리실리콘막(5) 내로 불순물을 주입한다. 이 때, 상기 불순물은 상기 반도체 기판(1)의 상부전면에서 주입되므로, 반도체 기판(1)의 활성영역(A)내로도 불순물이 주입되어버리는 문제점이 있었다. 이어서, 상기 제1폴리실리콘막(5)의 상면에 커패시터산화막(6)을 형성한 다음, 커패시터산화막(6) 상면에 제1포토레지스트막(7)을 형성하고 이를 패터닝하여 상기 필드영역(F) 상에만 제1포토레지스트막(7)을 남긴다.

다음, 도1b에 도시된 바와 같이, 상기 패터닝된 제1포토레지스트막(7)을 마스크로 이용한 사진식각공정을 통해 상기 커패시터산화막(6)과 제1폴리실리콘막(5)을 패터닝함으로써, 상기 버퍼산화막(2)을 포함하여 이와 이웃하는 소정영역의 트렌치(3)내에 충진된 산화물(4)을 노출시킨다. 상기 사진식각공정시, 버퍼산화막(2)이 손실되며 이것은 후술하는 바와 같이 종래기술의 문제점으로 지적된다.

이어서, 후속공정에서 형성될 트랜지스터의 문턱전압을 조절하기 위하여 반도체 기판 내에 이온주입을 실시하고, 상기 제1포토레지스트막(7)을 제거한 후, 상기 버퍼산화막(2)을 불산으로 제거하고, 그 버퍼산화막(2)이 제거된 영역에 도1c에 도시된 바와 같이 고품질의 게이트 산화막(8)을 형성한다. 그러나, 상기 버퍼산화막(2)의 제거시 노출된 소정영역의 트렌치(3)에 충진된 산화물(4)이 손실되며, 이것은 반도체 소자의 격리특성을 열화시킨다. 다음, 상기 게이트 산화막(8)과 노출된 트렌치(3) 및 패터닝된 커패시터산화막(6)의 상부에 제2폴리실리콘막(9)을 형성한 다음, 게이트 형성을 위하여 상기 제2폴리실리콘막(9) 상의 소정영역에 제2포토레지스트막(10)을 형성한다.

다음, 상기 제2포토레지스트막(10)을 마스크로 이용한 사진식각공정을 통해 도1d에 도시된 바와 같이 상기 제2폴리실리콘막(9)을 패터닝함으로써, 활성영역(A)과 필드영역(F) 상에 각각 후속공정에서 형성될 트랜지스터와 커패시터의 게이트를 형성한다. 이 때, 활성영역(A) 상의 제2포토레지스트막(10)과 필드영역(F) 상의 제2포토레지스트막(10) 사이에는 단차(d)가 존재하기 때문에, 그 제2포토레지스트막들을 이용한 사진식각공정에서는 두 게이트 폭의 치수를 정확하게 패터닝하기 어렵다. 또한, 상기 제1폴리실리콘막(5)의 측벽에는 제2폴리실리콘막(9)이 식각되지 않고 남아있게 되는데, 이것은 제조공정상의 불량을 유발시킨다. 다음, 상기 제2포토레지스트막(10)을 제거한 후, 일반적인 엘디디(LDD : lightly doped drain) 트랜지스터 제조공정을 진행하면 도1e에 도시된 바와 같은 트랜지스터 및 커패시터로 이루어진 혼성신호 반도체 소자의 제조가 완료된다.

상기한 바와 같은 혼성신호 반도체 소자의 종래 제조방법에서는, 제1폴리실리콘막(5) 내로의 불순물 이온주입시, 반도체 기판(1)의 활성영역(A)내로도 불순물이 주입되어 상기 활성영역(A)에 형성되는 트랜지스터의 문턱전압을 변화시키는 문제점이 있었다. 이를 극복하기 위하여 현재는 버퍼산화막(2)의 두께를 증가시켜서 불순물이 활성영역(A)의 반도체 기판(1) 내로 주입되는 것을 방지하고 있으나, 산화막의 두께조절에는 한계가 있으며, 또한 버퍼산화막(2)의 두께가 증가되면 그 버퍼산화막(2)을 제거하는 데 걸리는 시간이 길어지므로 결과적으로 제조공정상의 효율을 저하시키게 되는 문제점이 있었다.

또한, 상기 게이트산화막(8)의 형성전에 버퍼산화막(2)을 제거하는데, 이 때 노출된 소정영역의 트렌치(3)에 충진된 산화물(4)이 손실되고, 특히 활성영역(A)과 트렌치(3)의 경계부분의 산화물(4)은 과다하게 손실되며, 이것은 반도체 소자의 격리특성을 심각하게 열화시키는 문제점이 있었다.

또한, 게이트 형성을 위하여 제2포토레지스트막(10)을 이용한 사진식각공정시, 활성영역(A) 상의 제2포토레지스트막(10)과 필드영역(F) 상의 제2포토레지스트막(10) 사이에는 단차(d)가 존재하기 때문에, 후속공정에서 형성될 트랜지스터 및 커패시터의 게이트 폭의 치수를 정확하게 패터닝하기 어렵다.

또한, 제1폴리실리콘막(5)의 측벽에 기생적으로 발생하는 제2폴리실리콘막(9)으로 인해 커패시터의 특성변화를 유발시키는 문제점이 있으며, 후속 공정진행시 불량발생 및 제품수율의 저하를 유발시키는 문제점이 있었다.

본 발명은 상기한 바와 같은 문제점들을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 소자특성이 안정하고, 제조공정이 단순하며 불량률이 개선된 혼성신호 반도체 소자의 제조방법을 제공하는 데 있다.

상기한 바와 같은 목적을 달성하기 위하여 본 발명에 따른 혼성신호 반도체 소자의 제조방법은, 반도체 기판을 활성영역과 필드영역으로 구분하는 공정과; 상기 반도체 기판의 상면에 게이트산화막을 형성하는 공정과; 상기 게이트산화막의 상면에 제1폴리실리콘막을 형성하는 공정과; 상기 제1폴리실리콘막의 상면에 실리콘질화막을 형성하는 공정과; 상기 실리콘질화막을 패터닝하여 상기 필드영역의 상부에 해당하는 소정의 제1폴리실리콘막을 노출시키는 공정과; 상기 제1폴리실리콘막 내로 불순물 이온을 주입하는 공정과; 상기 패터닝된 실리콘질화막의 상면과 측면 및 상기 노출된 제1폴리실리콘막의 상면에 커패시터산화막을 형성하는 공정과; 상기 커패시터산화막의 상면에 제2폴리실리콘막을 형성하는 공정과; 상기 실리콘질화막 상면의 제2폴리실리콘막 및 커패시터산화막을 제거하고, 제거되지 않고 남아있는 제2폴리실리콘막과 커패시터산화막 및 실리콘질화막을 평탄화하는 공정과; 상기 실리콘질화막과 제1폴리실리콘막 및 제2폴리실리콘막을 패터닝하는 공정과; 상기 실리콘질화막을 식각하는 공정과; 상기 활성영역 상에 엘디디(LDD : lightly doped drain) 트랜지스터를 형성하는 공정을 순차적으로 실시하는 것을 특징으로 하여 이루어진다.

도1a∼1e는 혼성신호 반도체 소자의 종래 제조방법을 도시한 순차적인 공정단면도.

도2a∼2g는 본 발명에 따른 혼성신호 반도체 소자의 제조방법을 도시한 순차적인 공정단면도.

** 도면의 주요부분에 대한 부호설명**

100 : 반도체 기판 200 : 트렌치

300 : 산화물 400 : 게이트산화막

500 : 제1폴리실리콘막 600 : 실리콘질화막

700 : 제1포토레지스트막 800 : 커패시터산화막

900 : 제2폴리실리콘막 1000 : 제2포토레지스트막

1100 : 측벽

본 발명에 따른 혼성신호 반도체 소자의 제조방법의 바람직한 실시예에 대해 도2a∼2g에 도시된 순차적인 공정단면도를 참조하여 상세히 설명하면 다음과 같다.

먼저, 도2a에 도시된 바와 같이, 에스티아이(STI : shallow trench isolation) 공정을 통해 반도체 기판(100) 내에 트렌치(200)를 형성하고 상기 트렌치(200)를 산화물(300)로 충진시킴으로써 상기 반도체 기판(100)을 활성영역(A')과 필드영역(F')으로 구분한 다음, 웰(미도시)을 형성한다. 이어서, 후속공정에서 형성될 트랜지스터의 문턱전압을 조절하기 위하여 반도체 기판 내에 이온주입을 실시한 후, 상기 반도체 기판(100)의 상면에 게이트산화막(400)을 형성한다. 이 때, 상기 트렌치(200)에 충진된 산화물(300)의 상면에 형성된 게이트산화막(400)은 그 산화물(300)과 같은 물질로서 구별되지 않으므로, 도면상에는 상기 산화물(300)내에 포함되도록 도시하기로 한다. 다음, 상기 게이트산화막(400)의 상면에 제1폴리실리콘막(500)을 형성한 다음, 상기 제1폴리실리콘막(500)의 상면에 실리콘질화막(600)을 형성하고, 상기 실리콘질화막(600)의 상면에 제1포토레지스트막(700)을 형성한다. 그리고 나서, 상기 제1포토레지스트막(700)을 패터닝하여 필드영역(F')의 상부에 해당하는 실리콘질화막(600)을 노출시킨 후, 상기 패터닝된 제1포토레지스트막(700)을 마스크로 이용하여 필드영역(F') 상부에 해당하는 실리콘질화막을 식각하여 패터닝함으로써 그 하부의 제1폴리실리콘막(500)을 노출시킨다.

다음, 상기 제1포토레지스트막(700)을 제거한 후, 도2b에 도시된 바와 같이, 반도체 기판의 상부전면에서 이온주입공정을 실시하여 상기 제1폴리실리콘막(500) 내로 불순물을 주입한다. 이 때, 상기 패터닝된 실리콘질화막(600)이 마스크의 역할을 하기 때문에, 노출된 제1폴리실리콘막(500) 내에만 불순물이 이온주입된다.

다음, 도2c에 도시된 바와 같이, 상기 패터닝된 실리콘질화막(600)의 상면과 측면 및 상기 노출된 제1폴리실리콘막(500)의 상면에 화학기상증착법 또는 열산화법에 의해 커패시터산화막(8000)을 형성하는데, 이 때, 커패시터 산화막(800)은 실리콘산화물로만 이루어질 수도 있고, 또는 실리콘산화물, 실리콘질화물 및 실리콘산화물의 순차적인 적층구조로 이루어질 수도 있다. 이어서, 상기 커패시터산화막(800)의 상면에 저압화학기상증착법에 의해 제2폴리실리콘막(900)을 형성한다.

다음, 화학기계연마공정을 실시하여 도2d에 도시된 바와 같이 활성영역(A') 상의 제2폴리실리콘막(900)과 실리콘질화막(600) 상면의 커패시터산화막(800)을 제거하고, 필드영역(F') 상의 제2폴리실리콘막(900)과 실리콘질화막(600) 및 커패시터산화막(800)을 평탄화시킨다. 그 결과, 동일한 높이의 실리콘질화막(600), 커패시터산화막(800) 및 제2폴리실리콘막(900)을 노출시킨다. 다음, 후속공정에서 형성될 트랜지스터 및 커패시터의 게이트를 형성하기 위하여 각각 실리콘질화막(600)과 제2폴리실리콘막(900) 상의 소정영역에 제2포토레지스트막(1000)을 형성한다.

다음, 상기 제2포토레지스트막(1000)을 마스크로 이용하여 도2e에 도시된 바와 같이, 상기 실리콘질화막(600)과 제1폴리실리콘막(500) 및 제2폴리실리콘막(900)을 건식각법에 의해 차례로 식각한다. 이 때, 필드영역(F') 상의 커패시터산화막(800)이 마스크 역할을 하기 때문에 그 하부에 있는 제1폴리실리콘막(500)은 식각되지 않는다. 결과적으로 활성영역(A') 상에 남아있는 제1폴리실리콘막(500)은 트랜지스터의 게이트에 해당되고, 필드영역(F') 상에 남아있는 제2폴리실리콘막(900)은 커패시터의 게이트 폴리에 해당된다. 그리고, 필드영역(F') 상의 제1폴리실리콘막(500)은 플레이트 폴리에 해당되며, 따라서 상기 게이트 폴리와 플레이트 폴리로 구성되는 더블폴리 구조의 커패시터가 구현된다. 또한, 활성영역(A') 상의 제2포토레지스트막과 필드영역(F') 상의 제2포토레지스트막은 동일한 높이를 가지고 있기 때문에, 그 제2포토레지스트막들을 마스크로 이용한 사진식각공정에서는 촛점조절이 용이하며, 따라서 정확한 치수의 폭을 가진 게이트로 패터닝할 수 있다.

다음, 도2f에 도시된 바와 같이, 상기 제2포토레지스트막(1000)을 제거한 후, 상기 실리콘질화막(600)을 식각한다. 이 때, 상기 실리콘질화막(600)은 건식각법 또는 습식각법을 이용하여 식각한다.

다음, 도2g에 도시된 바와 같이, 활성영역(A') 상에 LDD 트랜지스터를 제조하기 위하여 저농도 이온주입공정과 측벽(1100)형성공정 및 고농도 이온주입공정을 순차적으로 실시함으로써, 일련의 트랜지스터 및 커패시터로 이루어진 본 발명에 따른 혼성신호 반도체 소자의 제조를 완료한다.

상기한 바와 같이, 본 발명에 따른 혼성신호 반도체 소자의 제조방법에서는 제1폴리실리콘막(500) 내로의 불순물 이온주입시, 실리콘질화막(600)이 마스크의 역할을 하기 때문에 필드영역의 제1폴리실리콘막 내로만 불순물 이온이 주입되며, 따라서 종래기술에서처럼 반도체 기판의 활성영역 내로도 불순물이 주입되어 트랜지스터의 문턱전압을 변화시켰던 문제점이 해소되는 효과가 있다.

또한, 본 발명에서는 버퍼산화막의 형성 및 제거공정 없이 바로 커패시터산화막을 형성하기 때문에, 종래기술에서처럼 버퍼산화막의 제거시 상면에 노출된 소정영역의 트렌치에 충진된 산화물이 손실되고, 특히 활성영역과 트렌치의 경계부분의 산화물이 과다하게 손실됨으로인해 반도체 소자의 격리특성을 심각하게 열화시켰던 문제점이 해결되며, 버퍼산화막의 형성과 제거공정이 생략되므로 공정의 단순화를 구현하는 효과가 있다.

또한, 본 발명에서는 활성영역 상의 제2포토레지스트막과 필드영역 상의 제2포토레지스트막이 동일한 높이를 가지고 있기 때문에, 그 제2포토레지스트막들을 마스크로 이용한 사진식각공정에서 촛점조절이 용이하며, 따라서 게이트의 폭을 정확한 치수로 패터닝할 수 있으며, 이로인해 소자의 특성이 안정화되는 효과가 있다.

또한, 본 발명에서는 게이트 형성을 위한 사진식각공정 결과, 제1폴리실리콘막의 측벽에 기생적으로 발생하는 제2폴리실리콘막이 없기 때문에, 종래기술에서 제1폴리실리콘막의 측벽에 기생적으로 발생하는 제2폴리실리콘막으로 인해 커패시터의 특성변화를 유발시켰던 문제점이 해결되는 효과가 있으며, 따라서 안정적인 더블폴리 구조의 커패시터를 구현하는 효과 및 후속 공정진행시 불량발생 요인을 제거함으로써 제품수율이 대폭적으로 향상되는 효과가 있다.

Claims

반도체 기판을 활성영역과 필드영역으로 구분하는 공정과;

상기 반도체 기판의 상면에 게이트산화막을 형성하는 공정과;

상기 게이트산화막의 상면에 제1폴리실리콘막을 형성하는 공정과;

상기 제1폴리실리콘막의 상면에 실리콘질화막을 형성하는 공정과;

상기 실리콘질화막을 패터닝하여 상기 필드영역의 상부에 해당하는 소정의 제1폴리실리콘막을 노출시키는 공정과;

상기 제1폴리실리콘막 내로 불순물 이온을 주입하는 공정과;

상기 패터닝된 실리콘질화막의 상면과 측면 및 상기 노출된 제1폴리실리콘막의 상면에 커패시터산화막을 형성하는 공정과;

상기 커패시터산화막의 상면에 제2폴리실리콘막을 형성하는 공정과;

상기 실리콘질화막 상면의 제2폴리실리콘막 및 커패시터산화막을 제거하고, 제거되지 않고 남아있는 제2폴리실리콘막과 커패시터산화막 및 실리콘질화막을 평탄화하는 공정과;

상기 실리콘질화막과 제1폴리실리콘막 및 제2폴리실리콘막을 패터닝하는 공정과;

상기 실리콘질화막을 식각하는 공정과;

상기 활성영역 상에 엘디디(LDD : lightly doped drain) 트랜지스터를 형성하는 공정을 순차적으로 실시하는 것을 특징으로 하는 혼성신호 반도체 소자의 제조방법.
제1항에 있어서, 상기 반도체 기판을 활성영역과 필드영역으로 구분하는 공정은 상기 반도체 기판 내에 트렌치를 형성하고 상기 트렌치를 산화물로 충진시킴으로써 이루어지고, 상기 트렌치를 산화물로 충진시킨 후에는 웰을 형성하고 이어서, 후속공정에서 형성될 트랜지스터의 문턱전압을 조절하기 위하여 상기 반도체 기판 내에 이온주입을 실시한 다음에, 게이트산화막을 형성하는 것을 특징으로 하는 혼성신호 반도체 소자의 제조방법.
제1항에 있어서, 상기 실리콘 질화막의 패터닝은 상기 활성영역의 상부에 해당하는 실리콘질화막의 상면에 제1포토레지스트막을 형성하고 이를 마스크로 이용하여 한 사진식각공정을 통해 이루어지고, 상기 제1폴리실리콘막 내로 불순물 이온을 주입할 때에는, 상기 실리콘질화막이 마스크의 역할을 하기 때문에 상기 필드영역의 상부에 해당하는 소정영역의 노출된 제1폴리실리콘막 내에만 불순물 이온을 이온주입하며, 상기 커패시터산화막은 화학기상증착법 또는 열산화법에 의해, 실리콘산화물 또는 실리콘산화물, 실리콘질화물 및 실리콘산화물의 순차적인 적층구조로 형성하며, 상기 제2폴리실리콘막은 저압화학기상증착법에 의해 형성하는 것을 특징으로 하는 혼성신호 반도체 소자의 제조방법.
제1항에 있어서, 상기 실리콘질화막 상면의 제2폴리실리콘막 및 커패시터산화막을 제거하고, 제거되지 않고 남아있는 제2폴리실리콘막과 커패시터산화막 및 실리콘질화막을 평탄화하는 공정은 화학기계연마공정을 통해 이루어지고, 상기 화학기계연마공정은 실리콘질화막, 커패시터산화막 및 제2폴리실리콘막이 동일한 높이가 될 때까지 실시하며, 상기 실리콘질화막과 제1폴리실리콘막 및 제2폴리실리콘막을 패터닝하는 공정은, 상기 실리콘질화막과 제2폴리실리콘막 상의 소정영역에 제2포토레지스트막을 형성하고, 이를 마스크로 이용하여 건식각법에 의해 상기 실리콘질화막과 제1폴리실리콘막 및 제2폴리실리콘막을 순차적으로 식각함으로써 이루어지고, 상기 제2폴리실리콘막을 식각할 때에는 상기 필드영역 상의 커패시터산화막이 마스크 역할을 하기 때문에 그 커패시터산화막의 하부에 있는 제1폴리실리콘막은 식각되지 않는 것을 특징으로 하는 혼성신호 반도체 소자의 제조방법.
제1항에 있어서, 상기 실리콘질화막을 식각하는 공정은 건식각법 또는 습식각법에 의해 이루어지고, 상기 엘디디 트랜지스터를 형성하는 공정은 저농도 이온주입공정과 측벽형성공정 및 고농도 이온주입공정을 순차적인 실시하여 이루어지는 것을 특징으로 하는 혼성신호 반도체 소자의 제조방법.