KR100420534B1 - 얕은 트렌치 분리 구조의 반도체 장치와 일관된 임계전압을 갖는 모스 트랜지스터 제조 방법 - Google Patents

얕은 트렌치 분리 구조의 반도체 장치와 일관된 임계전압을 갖는 모스 트랜지스터 제조 방법 Download PDF

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Abstract

실리콘 기판 상에 형성된 분리 트렌치는 질화실리콘 라이너로 라이닝되고 MOS 트랜지스터를 서로 분리하기 위한 절연 충진재로 채워진다. 각각의 MOS 트랜지스터에 대해서, 불순물 도핑 채널 영역이 인접한 트렌치 사이에 형성되는데, 상기 채널 영역은 기판의 도전형과 동일한 도전형을 가지며 기판의 농도보다 더 높은 농도를 갖는다. 각각의 채널 영역에 대해서, 강하게 도핑된 불순물 영역의 쌍이 인접한 트렌치에 근접한 위치에 형성된다. 강하게 도핑된 영역의 농도는 채널 영역의 농도보다 높다.

Description

얕은 트렌치 분리 구조의 반도체 장치와 일관된 임계 전압을 갖는 모스 트랜지스터 제조 방법{SEMICONDUCTOR DEVICE OF STI STRUCTURE AND METHOD OF FABRICATING MOS TRANSISTORS HAVING CONSISTENT THRESHOLD VOLTAGES}
발명의 배경
발명의 분야
본 발명은 반도체 장치와 MOS 트랜지스터를 분리하기 위한 실리콘 기판 상의 트렌치 분리 구조 형성 방법에 관한 것이다.
관련 기술의 설명
얕은 트렌치 분리 구조(shallow trench isolation structures)는 LSI 칩 상의 회로 소자를 분리하기 위해 사용된다. 트렌치를 이산화실리콘 충진재(silicon dioxide filler)로 채우기 이전에, 트렌치는 질화실리콘 라이너로 라이닝되어 산화에 의한 응력을 약화시킨다. 도 1에 도시된 바와 같이, STI 구조의 종래 기술의 집적 NMOS 트랜지스터 회로가 p-형 실리콘 기판(1) 상에 제조된다. NMOS 트랜지스터를 서로 분리하기 위해서, 분리 트렌치(2)가 기판(1)의 주표면 상에 형성된다. 열산화 라이너(6)로 트렌치의 내벽을 라이닝하기 위해 열산화 공정이 수행되어 트렌치 형성 동안 발생될 수도 있는 손상을 경감시킨다. 트렌치(2)는 질화실리콘 라이너(3)로 라이닝되고 이산화실리콘 충진재(10)로 채워진다. NMOS 트랜지스터의 채널 영역(12)은 실리콘 기판(1)을 기판의 농도보다 더 높은 농도의 p-형 불순물로 도핑함으로써 형성된다. 게이트 산화층(14)이 채널 영역(12) 상에 형성되고 금속 실리사이드와 폴리실리콘의 게이트 전극(16)이 웨이퍼 전면에 퇴적된다. 채널 영역(12)각각의 대향 단부 상에 소스 및 드레인의 확산 영역(도시되지 않음)이 마련된다. 게이트 전극(16)이 채널 영역(12)뿐만 아니라 트렌치(2)의 측면 영역 상에도 제공되기 때문에, 각 채널 영역의 에지부(12a)는 게이트에 전압이 인가될 때 전계의 수직 성분 및 수평 성분, 또는 "프린지 전계(fringing fields)"의 영향을 받게 된다. 또한, 채널 영역이 형성된 후 수행되는 열처리 공정동안, 붕소가 채널 영역(12)으로부터 열산화 라이너(6)로 이동하게 되어, 채널 영역의 붕소 농도가 감소하게 된다. 결과적으로, 게이트 전압이 증가되면, 채널 영역(12)은 그 중심부보다 그 에지부(12a)에서 더 빨리 도전 상태로 들어간다. 그 결과 NMOS 트랜지스터의 임계 전압과 임계 전압의 가변성이 낮아지게 된다. PMOS 구조는 열산화동안 채널 영역 불순물(즉, 인 또는 비소)이 이동하지는 않을지라도 프린지 전계의 존재로 인해 역시 유사한 문제점에 직면하게 될 것이다.
일본 특개평 제 11-54712호는 실리콘 기판 상의 NMOS 셀 및 PMOS 주변 회로로 구성된 다이나믹 랜덤 액세스 메모리(DRAM)를 개시한다. 이 종래 기술은 트렌치가 기판 상에 형성된 후 레지스트로 NMOS 셀을 마스크하고 n형 불순물이 트렌치의 측벽과 바닥부 상에 도핑되도록 수직에 대해 소정 각도로 인 이온을 PMOS 회로에 주입함으로써 DRAM의 채널 영역 에지 문제점을 해결한다. 비스듬하게 주입하는 것은 PMOS 주변 회로에 대해서 허용되는데, 그 이유는 PMOS 주변 회로의 상대적으로 성긴 기하학적 특징 때문이다. 그러나, 이 기술은 그 조밀한 기하학적 특징으로 인해 NMOS 영역의 트렌치의 측벽으로 p형 불순물을 도핑하기 위해 사용될 수 없다. 레지스트가 제거된 후, 웨이퍼는 붕규산 유리(boro-silicate glass; BSG) 산화층으로 피복된다. 열산화 공정이 수행되면, NMOS 영역의 붕소는 BSG 산화층에서 트렌치로 이동되어 트렌치는 그들의 측벽과 바닥부에서 PMOS 주변 회로의 n형 불순물 도핑 영역의 깊이보다 훨씬 얕은 깊이로 p형 불순물로 도핑된다.
그러나, 이 기술은 비스듬한 주입이 필요한 것보다 훨씬 더 큰 깊이로 PMOS 셀의 트렌치에 n형 불순물 도핑 영역을 생성하기 때문에 CMOS 구조로 형성된 스태틱 RAM의 제조에는 사용될 수 없다. NMOS 셀이 PMOS 셀보다 채널 영역 에지 문제점에 의해 더 심각하게 영향을 받기 때문에, BSG 산화층으로부터 붕소의 이동은 NMOS 셀의 트렌치를 p형 불순물로 도핑하기 위해 사용된다. 그러나, PMOS 셀이 동일한 p형 불순물로 도핑되는 것을 방지할 수는 없다.
따라서, 본 발명의 목적은 반도체 장치와 MOS 트랜지스터의 임계 전압이 낮아지는 것을 방지하고 상이한 MOS 트랜지스터 사이에서 임계 전압의 가변성을 방지하는 방법을 제공하는 것이다.
상기 언급된 목적은 인접한 분리 트렌치가 마련된 MOS 트랜지스터의 각 채널 영역의 대향 에지부에 강하게 도핑된 불순물 영역을 각각 제공하는 것에 의해 달성된다.
본 발명의 제 1의 양상에 따르면, 실리콘 기판과, 상기 실리콘 기판 상의 다수의 분리 트렌치, 및 상기 기판에 MOS 트랜지스터용의 다수의 불순물 도핑 채널 영역을 포함하는 반도체 장치가 제공되는데, 상기 트렌치 각각은 질화실리콘 라이너로 라이닝되고 다수의 MOS 트랜지스터를 서로 분리하기 위한 절연 충진재로 채워지며, 채널 영역 각각은 트렌치 중 인접한 트렌치 사이에서 연장하며, 상기 채널 영역은 상기 기판의 도전 형태와 동일한 도전 형태를 가지며 상기 기판의 농도보다 더 높은 농도를 갖는다. 다수의 강하게 도핑된 불순물 영역은 상기 기판 내에 형성되는데, 상기 강하게 도핑된 불순물 영역은 채널 영역 중 대응하는 채널 영역에 대해 쌍을 형성하며, 대응하는 채널 영역의 농도보다 더 높은 농도로 도핑되며, 트렌치 중 인접한 트렌치에 근접하는 대응하는 채널 영역의 대향 에지에 각각 위치된다.
본 발명의 제 2의 양상에 따르면, 반도체 장치 제조 방법이 제공되는데, 상기 방법은, 실리콘 기판 상에 질화실리콘층을 퇴적하여 MOS 트랜지스터가 형성될 다수의 영역에 대응하는 다수의 개구를 규정하는 단계와; 상기 개구를 통해 상기 실리콘 기판에 불순물을 퇴적하여 상기 기판의 도전 형태와 동일한 도전 형태를 가지며 상기 기판의 농도보다 더 높은 농도를 갖는 상기 MOS 트랜지스터의 불순물 도핑 영역을 형성하는 단계와; 상기 개구 각각의 대향 측벽 상에 스페이서를 형성하여 마스크 윈도우를 규정하는 단계와; 상기 불순물 도핑 영역 각각의 중심 영역이 제거되고 상기 불순물 도핑 영역의 두 측면 영역이 상기 스페이서 아래에서 영향을 받지 않도록 상기 마스크 윈도우를 통해 상기 기판을 에칭하여 다수의 개구를 형성하는 단계; 및 상기 트렌치 각각의 상부 에지 상에 계단 모양의 어깨부를 형성하도록 상기 스페이서를 제거하고 상기 트렌치 및 상기 계단 모양의 어깨부를 포함하는 영역을 질화실리콘 라이너로 라이닝하는 단계를 포함한다.
상기 방법은 상기 라이닝된 영역 상에 분리 충진재를 퇴적하는 단계와; 뜨거운 인산을 사용하여 상기 질화실리콘층과 상기 계단 모양의 어깨부 상에 놓여 있는 상기 질화실리콘 라이너의 부분을 에칭하여 상기 측면 불순물 도핑 영역과 상기 기판의 일부가 노출되는 영역을 규정하는 단계와; 상기 충진재의 일부와 상기 질화실리콘 라이너의 일부를 제거하여 상기 규정된 영역과 같은 높이의 기판을 형성하는 단계를 더 포함할 수도 있다.
상기 방법은 상기 규정된 영역으로 불순물을 퇴적하여 상기 기판의 도전형과 동일한 도전형을 가지며 상기 기판보다는 농도가 높고 상기 측면 불순물 도핑 영역보다는 농도가 낮은 채널 영역을 형성하는 단계와; 상기 채널 영역 상에 다수의 게이트 절연체를 형성하는 단계; 및 상기 채널 영역 및 상기 충진된 트렌치의 측부 상에 다수의 트랜지스터의 게이트 전극을 형성하는 단계를 더 포함할 수도 있다.
본 발명은 첨부된 도면을 참조하여 하기에 상세히 설명될 것이다.
도 1은 종래 기술의 얕은 트렌치 구조의 MOS 트랜지스터가 상부에 제조된 반도체 웨이퍼 일부의 단면도.
도 2a 내지 도 2o는 p형 실리콘 기판 상에 본 발명에 따른 얕은 트렌치 분리 구조에 의해 분리된 NMOS 트랜지스터를 제조하는 단계를 설명하기 위한 반도체 웨이퍼 일부의 단면도.
♠도면의 주요 부분에 대한 부호의 설명♠
20 : 실리콘 기판 21 : 이산화실리콘층
22 : 질화실리콘층 23 : 레지스트
24 : 개구 25 : p형 불순물 도핑 영역
25A : 측면 불순물 도핑 영역 26 : 이산화실리콘층
27 : 스페이서 28 : 분리 트렌치
29 : 이산화실리콘 라이너 30 : 질화실리콘 라이너
31 : 충진재 31a : 돌출부
32 : 채널 영역
도 2a 내지 도 2o를 참조하면, 실리콘 웨이퍼 상에 본 발명에 따른 얕은 트렌치 분리(STI) 구조에 의해 분리된 NMOS 트랜지스터의 집적 회로를 제조하기 위한 일련의 단계가 도시되어 있다.
실리콘 기판(20)의 주표면 상에 이산화실리콘층(21)을 형성하기 위해 열산화 공정이 사용된다(도 2a). 열산화 공정은 상기 층(21)이 5 내지 20㎚의 두께에 도달할 때까지 계속된다. 상기 이산화실리콘층(21) 상에는 100 내지 300㎚ 두께의 질화실리콘층(22)이 화학증착(CVD) 공정을 사용하여 성장된다. 상기 층(21 및 22)은 패턴화된 레지스트(23)를 통해 이방성 드라이 에칭되어 개구(24)를 형성하게 된다(도2b). 그 후 레지스트(23)는 제거되고 개구(24)를 통해 실리콘 기판(20)으로 붕소를 주입하기 위해 이온 주입 공정이 사용되어 나중에 형성될 p형 채널 영역의 농도보다 더 높은 농도를 갖는 p형 불순물 도핑 영역(25)을 형성한다(도 2c).
만약 본 발명이 스태틱 RAM을 제조하기 위해 사용된다면, 웨이퍼의 모든 CMOS 영역 상에 레지스트(23)가 먼저 마련되어 NMOS 및 PMOS 영역 둘 다에 개구(24)를 형성하고 그 후 레지스트(23)가 제거된다. 웨이퍼의 PMOS 영역을 마스크함으로써, 웨이퍼 전체에 이온 주입 공정을 수행하여 NMOS 영역에 p형 불순물 도핑 영역(25)을 형성하게 된다. 그 다음, PMOS 영역 대신 NMOS 영역을 마스크하고, 웨이퍼에 대해 이온 주입 공정을 수행하여 PMOS 영역 상에 p형 불순물 도핑 영역(2)과 유사한 n형 불순물 도핑 영역을 형성하게 된다.
그 다음 도 2d에 도시된 바와 같이 CVD 방법을 사용하여 이산화실리콘층(26)이 웨이퍼 전면에 퇴적된다. 그 다음 이산화실리콘층(26)의 일부가 개구(24)의 측벽 상에 스페이서(27)로서 남게 되도록 상기 층(26)은 드라이 에칭 공정에서 이방성적으로 에칭된다(도 2e). 스페이서(27)와 질화실리콘층(22)은 마스크 윈도우(27a)를 규정한다. 상기 스페이서(27)는 측면 방향에서 측정하였을 때 30 내지 50㎚의 두께를 갖는 것이 바람직하다.
도 2f에서, 기판(20)은 마스크 윈도우(27a)를 통해 이방성적으로 드라이 에칭되어 200 내지 500㎚의 깊이를 갖는 분리 트렌치(28)를 형성하게 된다. 각 분리 트렌치(28)의 형성의 결과로서, 각 p형 불순물 도핑 영역(25)의 중심부는 제거되고, 스페이서(27) 아래에서 영향을 받지 않은 측면 불순물 도핑 영역(25A)을 남기게 된다. 따라서, 각 p형 불순물 측면 영역(25A)은 각 스페이서(27)의 두께와 동일한 30 내지 50㎚의 벽 두께를 갖게 된다. 이 트렌치 형성 공정 이전에, 묽은 불화 수소산으로 웨이퍼를 세척하여 트렌치에 남아 있는 실리콘 잔류물을 제거하고 저압 IPA(이소프로필 알코올) 방법을 사용하여 건조 공정을 수행하는 것이 바람직하다.
도 2g에 도시된 바와 같이, 스페이서(27)를 제거하기 위해 불화 수소산 용액이 사용되고 5 내지 15㎚ 두께의 이산화실리콘 라이너(29)로 분리 트렌치(28)를 라이닝하기 위해 열산화 공정이 수행되어 트렌치가 형성될 때 생성된 손상을 제거한다. 각각의 트렌치(28)에 있어서, 이산화실리콘 라이너(29)는 p형 불순물 도핑 영역(25A)이 존재하는 트렌치의 어깨부를 지나 열산화층(21)과 만나는 곳까지 연장한다.
그 다음 도 2h에 도시된 바와 같이 질화실리콘 라이너(30)로 트렌치(28)가 라이닝되도록 질화실리콘층을 성장시키기 위해 화학 증착(CVD) 공정이 웨이퍼의 전면에 수행된다. 만약 스페이서(27)의 벽 두께가 30 내지 50㎚ 범위 내에 있다면, 질화실리콘 라이너(30)는 그 기능을 보장하는데 필요한 5㎚ 이상의 소정의 두께를 가질 수 있게 된다.
트렌치(28)는, 도 2i에 도시된 바와 같이, CVD 공정을 사용하는 것에 의해 웨이퍼 전체에 걸쳐 이산화실리콘층(31)을 퇴적함으로써 이산화실리콘 충진재로 채워진다.
계속해서 이산화실리콘 충진재(31)의 밀도를 높이기 위해 어닐링 공정이 수행된다. 그 다음 질화실리콘 라이너(30)의 상부가 도 2j에 도시된 바와 같이 외부에 노출될 때까지 웨이퍼를 평탄화하기 위해 화학적 기계적 연마 또는 에치백 공정이 사용된다. 외부적으로 계단 모양으로 된 어깨부(28a)로 인해, 이산화실리콘 충진재(31)의 상부는 돌출부(31a)로 형상화되고 질화실리콘층(22)의 에치는 트렌치(28)의 외부에 위치하게 된다.
후속하는 스트립 공정에서, 질화실리콘(패드)층(22)과 질화실리콘 라이너(30)의 노출 부분은 뜨거운 인산을 사용함으로써 도 2k에 도시된 바와 같이 제거된다. 각각의 질화실리콘 라이너(30)가 돌출부(31a) 아래에서 측면으로 약간 연장하기 때문에, 뜨거운 인산이 트렌치 라이너(30)의 상부 에지부에 도달할 때까지 돌출부(31a) 아래에서 측면으로 투과하는데에는 시간이 걸린다. 따라서, 스트립 공정이 완료되면, 투과는 라이너(30)의 상부 에지에 못미치는 지점에서 중지한다. 이것은 투과하는 뜨거운 인산에 의해 트렌치 라이너(30)의 상부 에지에서 리세스가 생성하는 것을 방지한다. 이 문제점을 해결하기 위해서, 종래 기술은 질화실리콘 라이너의 두께가 5㎚ 이하로 되어야만 했다.
도 2l은 웨이퍼가 실질적으로 편평한 표면을 달성할 때까지 이산화실리콘층(22)과 웨이퍼의 일반 표면 위에 놓여 있는 충진재(31) 부분이 제거되는 다른 스트립 공정의 결과를 도시한다. 이러한 방식으로, 측면 불순물 도핑 영역(25A)과 기판(20) 부분은 외부에 노출되고, 불순물이 퇴적되어 NMOS 트랜지스터용 채널 영역을 생성하게 될 영역이 규정된다. 뜨거운 인산은 웨이퍼의 표면 위에서 연장할 수도 있는 트렌치 라이너(30) 부분을 제거하기 위해 더 사용될 수도 있다.
그 다음 p형 채널 영역, 게이트 산화층, 게이트 전극, 소스 및 드레인 전극을 형성하기 위해 종래의 기술이 사용될 것이다.
구체적으로는, 도 2m에 도시된 바와 같이, p형 채널 영역(32)은 이온 주입 기술에 의해 패턴화된 마스크를 통해 p형 기판(20)으로 붕소를 주입하는 것에 의해 형성된다. 각각의 p형 채널 영역(32)은 그 폭 방향을 향하여 두 개의 p형 불순물 도핑 영역(25A) 사이에서 옆으로 연장하고 측면 p형 불순물 도핑 영역(25A)의 깊이보다 더 얕은 깊이로 주입된다. 또한, 각각의 채널 영역(32)은 측면 불순물 도핑 영역(25A)의 농도보다 낮지만 기판(20)의 농도보다 높은 불순물 농도를 갖는다. 따라서 각각의 채널 영역(32)은 그 채널 폭의 각 단부에서 동일한 도전형의 강하게 도핑된 영역을 갖는다.
그 다음 도 2n에 도시된 바와 같이 게이트 산화층(33)을 형성하기 위해 열산화 공정이 수행된다. 그 다음 도 2o에 도시된 바와 같이 열산화 공정 다음에 폴리실리콘과 금속 실리사이드의 퇴적이 수행되어 게이트 전극(34)을 형성한다. 도 2o에는 도시되지 않았지만, 소스 및 드레인 전극이 기판(20)의 각 게이트 전극(34)에 대해 형성되는데, 그 하나는 채널 영역(32)의 길이의 원단(far end)에 나머지는 근단(near end)에 형성된다.
NMOS 트랜지스터가 강하게 도핑된 불순물 도핑 영역(25A)으로 형성되기 때문에, 본 발명은 트렌치 근처의 채널 영역의 에지를 따라 임계 전압이 낮아지는 것을 방지한다. 상이한 NMOS 트랜지스터 사이에서 임계 전압의 가변성도 방지된다.

Claims (15)

  1. 실리콘 기판(20)과;
    질화실리콘 라이너로 라이닝되고 다수의 MOS 트랜지스터를 서로 분리하기 위한 절연 충진재로 각각 채워진, 상기 실리콘 기판 상의 다수의 분리 트렌치(28), 및
    상기 트렌치 중 인접한 트렌치 사이에서 각각 연장하며, 상기 기판의 도전 형태와 동일한 도전 형태를 가지며 상기 기판의 농도보다 더 높은 농도를 갖는, 상기 기판 내의 상기 MOS 트랜지스터의 다수의 불순물 도핑 채널 영역(32); 및
    상기 기판의 다수의 강하게 도핑된 불순물 영역(25A)을 포함하며,
    상기 강하게 도핑된 불순물 영역은 상기 채널 영역(32) 중 대응하는 채널 영역에 대해 쌍을 형성하며, 상기 대응하는 채널 영역(32)의 농도보다 더 높은 농도로 도핑되며, 상기 대응하는 채널 영역의 대향 에지에서 상기 트렌치(28) 중 인접한 트렌치에 근접하게 각각 위치되는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 라이너는 질화실리콘으로 형성되며 상기 라이너는 5㎚ 이상의 두께를 갖는 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 강하게 도핑된 영역(25A) 각각의 깊이는 상기 채널 영역(32)의 깊이보다 더 깊은 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 강하게 도핑된 영역(25A) 각각은 30 내지 50㎚의 벽 두께를 갖는 것을 특징으로 하는 반도체 장치.
  5. 제 3항에 있어서,
    상기 강하게 도핑된 영역(25A) 각각은 30 내지 50㎚의 벽 두께를 갖는 것을 특징으로 하는 반도체 장치.
  6. 삭제
  7. (a) 실리콘 기판(20) 상에 질화실리콘층(22)을 퇴적하여 MOS 트랜지스터가 형성될 다수의 영역에 대응하는 다수의 개구(24)를 규정하는 단계와;
    (b) 상기 개구를 통해 상기 실리콘 기판으로 불순물을 퇴적하여 상기 기판의 도전형과 동일한 도전형을 갖는 상기 MOS 트랜지스터용의 불순물 도핑 영역(25)을 형성하는 단계와;
    (c) 상기 개구(24) 각각의 대향 측벽에 스페이서(27)를 형성하여 마스크 윈도우를 규정하는 단계와;
    (d) 상기 불순물 도핑 영역(25) 각각의 중심 영역이 제거되고 상기 불순물 도핑 영역의 두 측면 영역(25A)이 상기 스페이서 아래에서 영향을 받지 않도록 상기 마스크 윈도우를 통해 상기 기판을 에칭하여 다수의 개구(28)를 형성하는 단계; 및
    (e) 상기 트렌치 각각의 상부 에지 상에 계단 모양의 어깨부(28a)를 형성하도록 상기 스페이서를 제거하고 상기 트렌치 및 상기 계단 모양의 어깨부를 포함하는 영역을 질화실리콘 라이너(30)로 라이닝하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 제 7항에 있어서,
    (f) 상기 라이닝된 영역 상에 분리 충진재를 퇴적하는 단계와;
    (g) 뜨거운 인산을 사용하여 상기 질화실리콘층(22)과 상기 계단 모양의 어깨부 상에 놓여 있는 상기 질화실리콘 라이너(30)의 부분을 에칭하여 상기 측면 불순물 도핑 영역(25A)과 상기 기판의 일부가 노출되는 영역을 규정하는 단계와;
    (h) 상기 충진재(31)의 일부와 상기 질화실리콘 라이너(30)의 일부를 제거하여 상기 규정된 영역과 같은 높이의 기판을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 제조 방법.
  9. 제 8항에 있어서,
    (i) 상기 규정된 영역으로 불순물을 퇴적하여 상기 기판의 도전형과 동일한 도전형을 가지며 상기 기판보다는 농도가 높고 상기 측면 불순물 도핑 영역보다는 농도가 낮은 채널 영역(32)을 형성하는 단계와;
    (j) 상기 채널 영역(32) 상에 다수의 게이트 절연체(33)를 형성하는 단계; 및
    (k) 상기 채널 영역(32) 및 상기 충진된 트렌치의 측부 상에 다수의 트랜지스터의 게이트 전극(34)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  10. 제 7항에 있어서,
    상기 단계 (e)는 상기 영역을 상기 질화실리콘 라이너(30)로 라이닝하기 이전에 상기 영역을 열산화층(29)으로 라이닝하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  11. 제 7항에 있어서,
    상기 질화실리콘 라이너는 5㎚ 이상의 두께를 갖는 것을 특징으로 하는 반도체 장치 제조 방법.
  12. 제 7항에 있어서, 상기 스페이서 각각은 30 내지 50㎚의 벽 두께를 갖는 것을 특징으로 하는 반도체 장치 제조 방법.
  13. 제 7항에 있어서,
    상기 단계 (c)는 상기 실리콘 기판 상에 이산화실리콘층을 퇴적하는 단계와 상기 이산화실리콘층을 에치백 공정에서 이방성 에칭하여 상기 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  14. 제 9항에 있어서,
    상기 MOS 트랜지스터는 다수의 NMOS 트랜지스터와 다수의 PMOS 트랜지스터를 포함하며, 상기 단계 (b)는 상기 PMOS 트랜지스터가 형성될 상기 기판의 제 1의 다수의 영역을 마스크하는 단계와 NMOS 트랜지스터가 형성될 상기 기판의 제 2의 다수의 영역으로 p형 불순물을 퇴적하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  15. 제 14항에 있어서,
    상기 단계 (b)는 상기 제 2의 다수의 영역을 마스크하는 단계와 PMOS 트랜지스터가 형성될 상기 제 1의 다수의 영역으로 n형 불순물을 퇴적하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
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