CN116525614B - 一种半导体器件及其制作方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制作方法，属于半导体技术领域，所述半导体器件包括：衬底，所述衬底包括多个有源区，相邻所述有源区之间设置浅沟槽隔离结构，所述有源区靠近所述浅沟槽隔离结构的边缘为圆角；沟道掺杂区，设置在所述有源区内，且所述沟道掺杂区在所述有源区边缘的深度，与所述沟道掺杂区在所述有源区中心的深度相等；以及栅极结构，设置在所述沟道掺杂区上。通过本发明提供的一种半导体器件及其制作方法，提高半导体器件的电学性能。

Description

一种半导体器件及其制作方法
技术领域
本发明属于半导体技术领域，特别涉及一种半导体器件及其制作方法。
背景技术
随着微电子工艺的发展，半导体器件的体积微缩化，以实现高密度和高性能的大规模集成电路，半导体器件之间的隔离工艺变得越来越重要，通过采用浅沟槽隔离结构（Shallow Trench Isolation，STI）来实现有源器件的隔离。有源区与浅沟槽隔离结构的边缘顶角处，由于不平整的形态容易产生例如MOS晶体管的双峰效应（Double Hump）或反窄沟道效应。因而将有源区的顶部边角进行圆角处理，能够改善半导体器件的电学性能表现，但在圆角过程中，容易出现有源区边缘被浅沟槽隔离结构的隔离介质覆盖，在沟道离子注入时，导致沟道离子注入不均匀，进而导致窄沟道器件的阈值电压非正常下降。
发明内容
本发明的目的在于提供一种半导体器件及其制作方法，能够确保沟道掺杂区在有源区边缘与中心的厚度相等，防止窄沟道器件的阈值电压非正常降低，提高半导体器件的电学性能。
为解决上述技术问题，本发明是通过以下技术方案实现的。
本发明提供一种半导体器件，包括：
衬底，所述衬底包括多个有源区，相邻所述有源区之间设置浅沟槽隔离结构，所述有源区靠近所述浅沟槽隔离结构的边缘为圆角；
沟道掺杂区，设置在所述有源区内，且所述沟道掺杂区在所述有源区边缘的深度，与所述沟道掺杂区在所述有源区中心的深度相等；以及
栅极结构，设置在所述沟道掺杂区上。
进一步的，所述半导体器件还包括重掺杂区，所述重掺杂区设置在所述栅极结构两侧的衬底内，所述重掺杂区的深度大于或等于所述沟道掺杂区的深度。
进一步的，所述半导体器件包括内衬氧化层，所述内衬氧化层设置在所述浅沟槽隔离结构与所述衬底之间。
本发明还提供一种半导体器件的制作方法，包括：
提供一衬底，所述衬底包括多个有源区，相邻所述有源区之间设置浅沟槽隔离结构，所述有源区靠近所述浅沟槽隔离结构的边缘为圆角；
在所述有源区内形成沟道掺杂区，且所述沟道掺杂区在所述有源区边缘的深度，与所述沟道掺杂区在所述有源区中心的深度相等；以及
在所述沟道掺杂区上形成栅极结构。
进一步的，所述制作方法还包括：
在所述衬底上依次形成垫氧化层、垫氮化层、硬掩膜层和抗反射层；
在所述抗反射层上形成图案化光阻层，所述图案化光阻层上设置多个第一开口；
以所述图案化光阻层为掩膜，刻蚀所述抗反射层，形成第一沟槽，同时，所述图案化光阻层被刻蚀去除；
再继续刻蚀所述第一沟槽的底部暴露的硬掩膜层至所述衬底内，形成第二沟槽，在形成所述第二沟槽过程中，依次以所述抗反射层、所述硬掩膜层和所述垫氮化层为掩膜；在形成所述第二沟槽后，所述衬底上的所述抗反射层、所述硬掩膜层和部分所述垫氮化层被刻蚀去除；以及
回刻所述第二沟槽两侧的所述垫氮化层和所述垫氧化层，形成浅沟槽。
进一步的，所述第二沟槽单侧的所述垫氮化层刻蚀量为10nm~15nm，所述第二沟槽单侧的所述垫氧化层的刻蚀量为5nm~10nm。
进一步的，所述浅沟槽隔离结构的形成步骤包括：
在所述浅沟槽形成内衬氧化层，所述内衬氧化层圆角化所述浅沟槽的顶角和底角；
在所述内衬氧化层上沉积隔离介质；
平坦化所述隔离介质，所述隔离介质与两侧的所述垫氮化层的高度齐平；
刻蚀所述隔离介质，所述隔离介质的表面高于所述垫氧化层的表面；以及
去除所述垫氮化层，形成所述浅沟槽隔离结构。
进一步的，在形成所述浅沟槽隔离结构后，去除所述垫氧化层、位于所述衬底上的隔离介质以及所述衬底和所述浅沟槽隔离结构界面处的所述内衬氧化层。
进一步的，所述沟道掺杂区的形成步骤包括：
在去除所述垫氧化层后，对所述衬底进行离子注入，在所述有源区表面形成非晶层，所述非晶层在所述有源区边缘与中心的深度相等；以及
在所述有源区内注入沟道掺杂离子，形成所述沟道掺杂区，所述沟道掺杂区覆盖所述非晶层，所述沟道掺杂区的深度大于或等于所述非晶层的深度。
在本发明一实施例中，形成所述沟道掺杂区后，对所述衬底进行退火，使所述非晶层单晶化。
综上所述，本发明提供一种半导体器件及其制作方法，通过对半导体器件的布局及制作方法进行优化，本申请意想不到的效果是能够在有源区的顶角形成更大的圆角，防止电荷在顶角积累而导致栅极介质层被击穿；增大器件的有效宽度，从而增大器件的开启电流；能够确保沟道离子的注入均匀性，确保沟道掺杂区在有源区边缘与中心的厚度相等，以防止窄沟道器件因为无法进行正常沟道掺杂而使阈值电压非正常降低，提高半导体器件的电学性能，且生产成本低。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中半导体器件的俯视图。
图2为图1沿A-A方向的衬底和多层结构的剖视图。
图3为图1沿A-A方向在衬底上形成图案化光阻层的剖视图。
图4为图1沿A-A方向形成第一沟槽的剖视图。
图5为图1沿A-A方向形成第二沟槽的剖视图。
图6为图1沿A-A方向回刻垫氮化层和垫氧化层形成浅沟槽的剖视图。
图7为图1沿A-A方向形成内衬氧化层的剖视图。
图8为图1沿A-A方向隔离介质平坦化后的剖视图。
图9为图1沿A-A方向隔离介质刻蚀后的剖视图。
图10为图1沿A-A方向浅沟槽隔离结构的剖视图。
图11为图1沿A-A方向在有源区边缘形成圆角的剖视图。
图12为图1沿A-A方向形成非晶层的剖视图。
图13为图1沿A-A方向形成沟道掺杂区的剖视图。
图14为图1沿A-A方向非晶层和沟道掺杂区退火后的剖视图。
图15为图1沿B-B方向形成栅极结构的剖视图。
图16为图1沿B-B方向形成侧墙结构的剖视图。
图17为图1沿B-B方向形成重掺区后的半导体器件的剖视图。
标号说明：
10、衬底；11、氧化层；12、垫氮化层；13、硬掩膜层；14、抗反射层；15、图案化光阻层；151、第一开口；16、内衬氧化层；161、第一沟槽；162、第二沟槽；163、浅沟槽；17、隔离介质；18、浅沟槽隔离结构；19、非晶层；20、第一沟道掺杂区；21、第二沟道掺杂区；22、栅极介质层；231、第一栅极结构；232、第二栅极结构；24、侧墙结构；25、第一重掺杂区；26、第二重掺杂区。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
在本发明中，需要说明的是，如出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等，其所指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，如出现术语“第一”、“第二”仅用于描述和区分目的，而不能理解为指示或暗示相对重要性。
请参阅图1所示，在本发明一实施例中，在衬底10上形成多个半导体器件，例如形成多个金属-氧化物-半导体晶体管（Metal-Oxide-Semiconductor Field-EffectTransistor，MOS），多个半导体器件之间通过浅沟槽隔离结构18进行隔离，在不同方向上，浅沟槽隔离结构18在衬底10上的开口尺寸不同。多个半导体器件例如包括NMOS晶体管和PMOS晶体管，且NMOS晶体管和PMOS晶体管交错分布。其中，NMOS晶体管包括第一栅极结构231以及两侧的第一重掺杂区25，PMOS晶体管包括第二栅极结构232和第二重掺杂区26。能够改善半导体器件的性能，提高半导体器件的集成度。
请参阅图1至图2所示，在本发明一实施例中，图1为图1沿A-A方向的剖视图，即沿沟道宽度的剖视图。首先提供衬底10，且衬底10可以为任意适于形成半导体器件的材料，例如为碳化硅（SiC）、氮化镓（GaN）、氮化铝（AlN）、氮化铟（InN）、磷化铟（InP）、砷化镓（GaAs）、硅锗（GeSi）、蓝宝石、硅片或者其它III/V化合物形成的半导体材料等，还包括这些半导体材料构成的叠层结构，或者为绝缘体上硅、绝缘体上层叠硅、绝缘体上锗化硅以及绝缘体上锗等。在本实施例中，衬底10例如选择硅片。
请参阅图2所示，在本发明一实施例中，在衬底10上形成垫氧化层11，且垫氧化层11例如为致密的氧化硅等材料，垫氧化层11例如通过热氧化法、原位水汽生长法（In-SituSteam Generation，ISSG）或化学气相沉积（Chemical Vapor Deposition，CVD）等方法制备。其中，垫氧化层11的厚度例如为5nm~15nm。在垫氧化层11上形成垫氮化层12，且垫氮化层12例如为氮化硅层，垫氮化层12例如通过化学气相沉积等方法形成。其中，垫氮化层12的厚度例如为50nm~150nm。在形成浅沟槽隔离结构18的过程中，垫氧化层11用于缓冲垫氮化层12中的应力，避免应力对衬底10造成缺陷，同时，作为刻蚀去除垫氮化层12时的停止层。
请参阅图2所示，在本发明一实施例中，在垫氮化层12上形成硬掩膜层13，且硬掩膜层13例如为非晶硅等，硬掩膜层13例如通过真空蒸发法、溅射法或化学气相沉积等方法进行制备。其中，硬掩膜层13的厚度例如为200nm~400nm。在硬掩膜层13上形成抗反射层14，且抗反射层14例如为氮氧化硅，抗反射层14例如通过化学气相沉积法、物理气相沉积法（Physical Vapor Deposition，PVD）或高温氮化法等方法形成。其中，抗反射层14的厚度例如为30nm~40nm。其中，垫氮化层12和硬掩膜层13在刻蚀过程中充当硬掩模版的作用，抗反射层14以用于抑制刻蚀过程中的驻波效应，提高刻蚀的准确性。
请参阅图2至图3所示，在本发明一实施例中，图3为图1沿A-A方向的剖视图，在抗反射层14上例如通过旋涂法形成光刻胶层，经过曝光显影工艺，形成图案化光阻层15，图案化光阻层15上设置多个第一开口151，第一开口151用来定义浅沟槽隔离结构的位置，且第一开口151暴露出抗反射层14。
请参阅图3至图5所示，在本发明一实施例中，图4和图5为图1沿A-A方向的剖视图，在形成图案化光阻层15后，以图案化光阻层15为掩膜，例如使用干法刻蚀向衬底10的方向进行刻蚀。在刻蚀过程中，先以形成图案化光阻层15为掩膜，向衬底10进行刻蚀，去除第一开口151暴露的抗反射层14、在第一开口151的位置形成第一沟槽161，且在刻蚀过程中，图案化光阻层15也基本被刻蚀完全。然后，以带有第一沟槽161的抗反射层14为掩膜，刻蚀第一沟槽161暴露的硬掩膜层13，第一沟槽161刻蚀至垫氮化层12上，此时，抗反射层14基本被刻蚀完全。再以带有第一沟槽161的硬掩膜层13为掩膜，刻蚀第一沟槽161暴露的垫氮化层12，第一沟槽161刻蚀至垫氧化层11上，此时，硬掩膜层13基本被刻蚀完全。再以带有第一沟槽161的垫氮化层12为掩膜，刻蚀垫氧化层11和部分衬底10，形成第二沟槽162，此时，部分垫氮化层12会被刻蚀去除，衬底上剩余的垫氮化层12的厚度例如为30nm~80nm。在本实施例中，干法刻蚀例如选择反应离子刻蚀、离子束刻蚀或等离子刻蚀等，且刻蚀气体例如包括氯气（Cl2）、三氟甲烷（CHF3）、二氟甲烷（CH2F2）、三氟化氮（NF3）、六氟化硫（SF6）或溴化氢（HBr）等中的一种或几种混合。
请参阅图5至图6所示，在本发明一实施例中，图6为图1沿A-A方向的剖视图，在形成第二沟槽162后，对第二沟槽162两侧的垫氮化层12和垫氧化层11进行回刻，以形成浅沟槽163。其中，垫氮化层12和垫氧化层11例如通过湿法刻蚀去除，且垫氮化层12例如通过55℃~70℃的磷酸进行刻蚀，垫氧化层11例如通过稀氢氟酸进行刻蚀，稀氢氟酸的质量浓度例如为5%~15%。在本实施例中，第二沟槽162单侧的垫氮化层12刻蚀量例如为10nm~15nm，垫氧化层11的刻蚀量例如为5nm~10nm，即暴露出衬底10的顶角，并扩大浅沟槽163的开口面积，有利于后续隔离介质的沉积。
请参阅图6至图7所示，在本发明一实施例中，图7为图1沿A-A方向的剖视图，在形成浅沟槽163后，例如通过热氧化法或原位水汽生长法等方法形成内衬氧化层16。在本实施例中，例如将衬底10放入1000℃～1100℃温度下的炉管中，向炉管中通入混入少量氢气的氧气，衬底10与氧气在高温下反应，生成致密的内衬氧化层16。在高温下，氧气与浅沟槽163侧壁和底部，以及浅沟槽163顶部暴露的衬底10反应，形成氧化硅层，即内衬氧化层16，且内衬氧化层16的厚度例如为10nm~20nm。在所述内衬氧化层16的过程中，使内衬氧化层16的顶角和底角变圆滑，形成圆角，以防止电荷在顶角积累而造成漏电，并修复隔离沟槽刻蚀过程中在衬底10中形成的缺陷。在形成内衬氧化层16前，通过刻蚀去除部分垫氮化层12和垫氧化层11，增加衬底10暴露的顶角面积，有利于在形成内衬氧化层的过程中形成更大的圆角，防止电荷在顶角积累而导致栅极介质层被击穿，并延长沟道的宽度，增大器件的有效宽度，从而增大器件的开启电流。
请参阅图7至图8所示，在本发明一实施例中，图8为图1沿A-A方向的剖视图，在形成内衬氧化层16后，在浅沟槽163例如通过高密度等离子体化学气相淀积（High DensityPlasma CVD，HDP-CVD）或高深宽比化学气相淀积（High Aspect Ratio Process CVD，HARP-CVD）等方式沉积隔离介质17，且隔离介质17例如为氧化硅等绝缘物质。在隔离介质17沉积完成后，例如通过化学机械抛光（Chemical Mechanical Polishing，CMP）工艺平坦化隔离介质17和垫氮化层12，且隔离介质17与两侧的垫氮化层12的高度齐平。
请参阅图8至图10所示，在本发明一实施例中，图9和图10为图1沿A-A方向的剖视图，在平坦化隔离介质17后，对隔离介质17进行刻蚀，然后去除垫氮化层12，以形成浅沟槽隔离结构18。其中，隔离介质17例如采用干法刻蚀、湿法刻蚀或干法刻蚀和湿法刻蚀相结合的工艺进行刻蚀，以去除部分隔离介质17，且刻蚀后，隔离介质17的表面高于垫氧化层11的表面。在本实施例中，隔离介质17例如通过湿法刻蚀进行刻蚀，且刻蚀液例如为缓冲氧化物刻蚀液（Buffered Oxide Etch，BOE）或稀氢氟酸等。在去除隔离介质17后，例如通过55℃~70℃的磷酸进行刻蚀，以去除垫氮化层12，形成浅沟槽隔离结构18，浅沟槽隔离结构18与垫氧化层11之间形成高度差，且高度差依据制作要求进行确定。
请参阅图10至图11所示，在本发明一实施例中，图11为图1沿A-A方向的剖视图，在形成浅沟槽隔离结构18后，去除衬底10上的垫氧化层11。在本实施例中，垫氧化层11例如通过湿法刻蚀去除，且刻蚀液例如为缓冲氧化物刻蚀液或稀氢氟酸等，在垫氧化层11刻蚀过程中，位于衬底10上的浅沟槽隔离结构18也会被刻蚀，且衬底10和浅沟槽隔离结构18界面处的内衬氧化层16同时去除，衬底10被相邻的浅沟槽隔离结构18分隔为多个有源区，有源区靠近浅沟槽隔离结构18的边缘为圆角，从而可以防止后续有源区边缘的栅极介质层被击穿，且有源区上不存在残余的隔离介质，以确保后续沟道离子的注入均匀性。
请参阅图11至图12所示，在本发明一实施例中，图12为图1沿A-A方向的剖视图，在去除垫氧化层后，对整个半导体区域进行离子注入，使有源区表面非晶化，形成非晶层19。在本实施例中，非晶层19注入的离子例如为硅离子，且硅离子的离子注入浓度例如为1×1015atoms/cm2~5×1015atoms/cm2，注入能量例如为5KeV~10KeV，注入深度例如为5nm~10nm。在离子注入过程中，整个半导体区域未设置光阻层，非晶层19在注入过程中，在有源区的深度均匀，避免因有源区边缘的圆角而造成深度不均匀，从而抑制沟道离子注入过程中的沟道效应，从而提高沟道离子注入均匀性，且同时省略一道光罩，降低生产成本。
请参阅图12至图14所示，在本发明一实施例中，图13和图14为图1沿A-A方向的剖视图，在形成非晶层19后，在衬底10上的有源区内注入沟道掺杂离子以形成沟道掺杂区，且沟道掺杂区覆盖非晶层19。其中，在衬底10上形成的沟道掺杂区的类型相同或不同，具体依据衬底10上的半导体器件类型进行确定。在本实施例中，沟道掺杂区包括第一沟道掺杂区20和第二沟道掺杂区21，以形成不同类型的半导体器件，且沟道掺杂区的深度大于或等于非晶层19的深度。
请参阅图13所示，在本发明一实施例中，第一沟道掺杂区20和第二沟道掺杂区21分步形成，具体的，在衬底10上形成第一图案化光阻层（图中未显示），以第一图案化光阻层为掩膜，向衬底10进行第一沟道掺杂离子注入，形成第一沟道掺杂区20。其中，第一沟道掺杂区20由衬底10的表面向衬底10内延伸，且第一沟道掺杂区20的掺杂深度例如为5nm~20nm。其中，第一沟道掺杂离子例如为磷（P）、砷（As）或锡（Sn）等N型离子，且第一沟道掺杂离子的注入能量例如为5KeV~50KeV，注入剂量例如为1×1012atoms/cm2~5×1013atoms/cm2，以用于形成PMOS晶体管。在形成第一沟道掺杂区20后，去除第一图案化光阻层。
请参阅图13所示，在本发明一实施例中，去除第一图案化光阻层后，重新形成第二图案化光阻层（图中未显示），第二图案化光阻层覆盖第一沟道掺杂区20。以第二图案化光阻层为掩膜，向衬底10进行第二沟道掺杂离子注入，形成第二沟道掺杂区21。其中，第二沟道掺杂区21由衬底10的表面向衬底10内延伸，且第二沟道掺杂区21的掺杂深度例如为5nm~20nm。其中，第二沟道掺杂离子例如为硼（B）或氟化硼离子（BF2 +）等P型离子，且第二沟道掺杂离子的注入能量例如为5KeV~50KeV，注入剂量例如为1×1012atoms/cm2~5×1013atoms/cm2，以用于形成NMOS晶体管。在形成第一沟道掺杂区20后，去除第二图案化光阻层。在形成沟道掺杂区之前，有源区中间和边缘的表面非晶层的厚度均匀。从而，在进行离子注入之后，有源区中间和边缘的沟道掺杂离子剂量和离子分布保持一致，即第一沟道掺杂区20和第二沟道掺杂区21在有源区边缘与中心的厚度相等，以防止窄沟道器件因为无法进行正常沟道掺杂而使阈值电压非正常降低。且本发明提供的沟道掺杂区的形成方法，可以适用于任意包括沟道区的半导体器件，以抑制沟道效应。
请参阅图13至图14所示，在本发明一实施例中，在形成沟道掺杂区后，衬底10进行快速热退火制程（Rapid Thermal Anneal，RTA）。其中，退火温度例如为1000℃~1200℃，退火时间例如为0.5h~2h，且退火制程是在稳定气体氛围下进行，例如在氮气氛围下进行。通过退火制程，非晶层19重新恢复为单晶态，且同时激活第一沟道掺杂区20和第二沟道掺杂区21中的掺杂离子，修复晶格损伤。
请参阅图14至图15所示，在本发明一实施例中，图15为图1沿B-B方向的剖视图，即沟道的长度方向。在衬底10退火后，在沟道掺杂区上形成栅极结构，栅极结构例如包括第一栅极结构231和第二栅极结构232，第一栅极结构231设置在第一沟道掺杂区20上，第二栅极结构232设置在第二沟道掺杂区21上，且栅极结构和沟道掺杂区之间设置有栅极介质层22。具体的，在衬底10上形成栅极介质层22，栅极介质层22例如为氧化硅或氮氧化硅等，厚度例如为5nm~10nm，且栅极介质层22例如通过热氧化或原位水汽生长法等方法形成。在栅极介质层22上形成栅极材料层（图中未显示），栅极材料层的材料例如为多晶硅或金属材料等。在本实施例中，栅极材料层为未掺杂的多晶硅。再对栅极材料层和栅极介质层22进行刻蚀，例如采用干法刻蚀刻蚀栅极材料层，形成栅极结构，在刻蚀栅极材料层后，更换刻蚀气体，刻蚀栅极结构以外区域的栅极介质层。其中，栅极结构可以选择未掺杂或未掺杂的多晶硅，具体根据制作要求选择。
请参阅图15至图16所示，在本发明一实施例中，图16为图1沿B-B方向的剖视图，在形成栅极结构后，在栅极结构两侧形成侧墙结构24，其中，侧墙结构24例如为单层结构或叠层结构。在本实施例中，侧墙结构24例如包括氧化硅和氮化硅的叠层，以确保侧墙结构的稳定。具体的，在衬底10上形成侧墙介质层（图中未显示），侧墙介质层覆盖栅极结构、衬底10和浅沟槽隔离结构18，且侧墙介质层的材料例如为氧化硅和氮化硅的叠层。形成侧墙介质层之后，例如可采用干法刻蚀等刻蚀工艺去除位于栅极结构、以及部分衬底10上的侧墙介质层，保留栅极结构两侧的部分侧墙介质层，以形成侧墙结构24，且侧墙结构24的高度与栅极结构的高度相同。在本实施例中，侧墙结构24的形状例如为圆弧状，在其他实施例中，侧墙结构24可以选择任意形状。
请参阅图16至图17所示，在本发明一实施例中，图17为图1沿B-B方向的剖视图，在侧墙结构24形成后，在栅极结构两侧的衬底10内形成重掺杂区。重掺杂区包括第一重掺杂区25和第二重掺杂区26，其中，第一重掺杂区25形成在第一栅极结构231两侧的衬底10内，且第一重掺杂区25的掺杂离子例如为硼或镓等P型离子，第一重掺杂区25的掺杂深度大于或等于第一沟道掺杂区20的深度。第二重掺杂区26形成在第二栅极结构232两侧的衬底10内，且第二重掺杂区26的掺杂离子例如为磷、砷或铝等N型离子，第二重掺杂区26的掺杂深度大于或等于第二沟道掺杂区21的深度。通过重掺区的深度大于沟道掺杂区的深度，确保重掺杂区与低掺杂浓度的衬底接触，有利于漏极施加电压时，耗尽层的扩展，避免增大结电流，提高击穿电压，提高半导体器件的性能。通过控制有源区和浅沟槽隔离结构的边缘形成圆角，增加沟道宽度和长度，增大器件的开启电流，能够改善MOS晶体管的双峰效应和反窄沟道效应。且沟道掺杂区在有源区中心和边缘的厚度相等，能够防止半导体器件的阈值电压非正常降低，提高半导体器件的电学性能。
综上所述，本发明提供一种半导体器件及其制作方法，通过对半导体器件的布局及制作方法进行优化，本申请意想不到的效果是能够在衬底的顶角形成更大的圆角，防止电荷在顶角积累而导致栅极介质层被击穿，并增大器件的有效宽度，从而增大器件的开启电流，并扩大浅沟槽的开口面积，有利于后续隔离介质的沉积。在形成浅沟槽隔离结构时，有源区上不存在残余的隔离介质，以确保后续沟道离子的注入均匀性。在形成沟道掺杂区之前，形成非晶层，能够确保沟道掺杂区在有源区边缘与中心的厚度相等，以防止窄沟道器件因为无法进行正常沟道掺杂而使阈值电压非正常降低，提高半导体器件的电学性能。且非晶层的形成不增加光罩，降低生产成本；且沟道掺杂区的形成方法，可以适用于任意包括沟道区的半导体器件，适用范围广。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (7)

1.一种半导体器件的制作方法，其特征在于，包括：
提供一衬底，所述衬底包括多个有源区，相邻所述有源区之间设置浅沟槽隔离结构，所述有源区靠近所述浅沟槽隔离结构的边缘为圆角；
在所述有源区内形成沟道掺杂区，且所述沟道掺杂区在所述有源区边缘的深度，与所述沟道掺杂区在所述有源区中心的深度相等；以及
在所述沟道掺杂区上形成栅极结构；
其中，在形成所述沟道掺杂区时，所述有源区上不存在隔离介质，所述衬底暴露，对整个半导体区域进行硅离子注入，在所述有源区表面形成非晶层，所述非晶层在所述有源区边缘与中心的深度相等；
在所述有源区内注入沟道掺杂离子，形成所述沟道掺杂区，所述沟道掺杂区覆盖所述非晶层，所述沟道掺杂区的深度大于或等于所述非晶层的深度；
形成所述沟道掺杂区后，对所述衬底进行退火，使所述非晶层单晶化。
2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述半导体器件还包括重掺杂区，所述重掺杂区设置在所述栅极结构两侧的衬底内，所述重掺杂区的深度大于或等于所述沟道掺杂区的深度。
3.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述半导体器件包括内衬氧化层，所述内衬氧化层设置在所述浅沟槽隔离结构与所述衬底之间。
4.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述制作方法还包括：
在所述衬底上依次形成垫氧化层、垫氮化层、硬掩膜层和抗反射层；
在所述抗反射层上形成图案化光阻层，所述图案化光阻层上设置多个第一开口；
以所述图案化光阻层为掩膜，刻蚀所述抗反射层，形成第一沟槽，同时，所述图案化光阻层被刻蚀去除；
再继续刻蚀所述第一沟槽的底部暴露的硬掩膜层至所述衬底内，形成第二沟槽，在形成所述第二沟槽过程中，依次以所述抗反射层、所述硬掩膜层和所述垫氮化层为掩膜；在形成所述第二沟槽后，所述衬底上的所述抗反射层、所述硬掩膜层和部分所述垫氮化层被刻蚀去除；以及
回刻所述第二沟槽两侧的所述垫氮化层和所述垫氧化层，形成浅沟槽。
5.根据权利要求4所述的半导体器件的制作方法，其特征在于，所述第二沟槽单侧的所述垫氮化层刻蚀量为10nm~15nm，所述第二沟槽单侧的所述垫氧化层的刻蚀量为5nm~10nm。
6.根据权利要求4所述的半导体器件的制作方法，其特征在于，所述浅沟槽隔离结构的形成步骤包括：
在所述浅沟槽形成内衬氧化层，所述内衬氧化层圆角化所述浅沟槽的顶角和底角；
在所述内衬氧化层上沉积隔离介质；
平坦化所述隔离介质，所述隔离介质与两侧的所述垫氮化层的高度齐平；
刻蚀所述隔离介质，所述隔离介质的表面高于所述垫氧化层的表面；以及
去除所述垫氮化层，形成所述浅沟槽隔离结构。
7.根据权利要求6所述的半导体器件的制作方法，其特征在于，在形成所述浅沟槽隔离结构后，去除所述垫氧化层、位于所述衬底上的隔离介质以及所述衬底和所述浅沟槽隔离结构界面处的所述内衬氧化层。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116799004B (zh) * 2023-08-23 2023-11-28 合肥晶合集成电路股份有限公司 一种半导体集成器件及其制作方法
CN117393501B (zh) * 2023-12-07 2024-03-19 合肥晶合集成电路股份有限公司 一种半导体结构及其制造方法
CN117423659B (zh) * 2023-12-19 2024-04-12 合肥晶合集成电路股份有限公司 一种半导体结构及其制造方法
CN117690954B (zh) * 2024-02-01 2024-05-07 合肥晶合集成电路股份有限公司 一种半导体器件及其制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5902128A (en) * 1996-10-17 1999-05-11 Micron Technology, Inc. Process to improve the flow of oxide during field oxidation by fluorine doping
KR20020018015A (ko) * 2000-08-28 2002-03-07 니시가키 코지 얕은 트렌치 분리 구조의 반도체 장치와 일관된 임계전압을 갖는 모스 트랜지스터 제조 방법
CN1501512A (zh) * 1999-09-21 2004-06-02 �Ҵ���˾ 用于同时形成硅上金属电容器的最佳透过注入
CN101312147A (zh) * 2007-05-23 2008-11-26 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离的制造方法
CN114725147A (zh) * 2022-05-16 2022-07-08 晶芯成(北京)科技有限公司 一种图像传感器及其制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7071515B2 (en) * 2003-07-14 2006-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Narrow width effect improvement with photoresist plug process and STI corner ion implantation
DE102009006801B4 (de) * 2009-01-30 2011-05-19 Amd Fab 36 Limited Liability Company & Co. Kg Verfahren zur Herstellung eines Feldeffekt-Kurzkanaltransistors mit geringerer Längenfluktuation durch Verwenden eines amorphen Elektrodenmaterials während der Implantation

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5902128A (en) * 1996-10-17 1999-05-11 Micron Technology, Inc. Process to improve the flow of oxide during field oxidation by fluorine doping
CN1501512A (zh) * 1999-09-21 2004-06-02 �Ҵ���˾ 用于同时形成硅上金属电容器的最佳透过注入
KR20020018015A (ko) * 2000-08-28 2002-03-07 니시가키 코지 얕은 트렌치 분리 구조의 반도체 장치와 일관된 임계전압을 갖는 모스 트랜지스터 제조 방법
CN101312147A (zh) * 2007-05-23 2008-11-26 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离的制造方法
CN114725147A (zh) * 2022-05-16 2022-07-08 晶芯成(北京)科技有限公司 一种图像传感器及其制造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
(美)杰西·鲁兹洛.《集成电路科学与工程丛书 半导体工程导论》.北京：机械工业出版社,2022,第144-146页. *

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