CN101312147A - 浅沟槽隔离的制造方法 - Google Patents
浅沟槽隔离的制造方法 Download PDFInfo
- Publication number
- CN101312147A CN101312147A CNA2007100411066A CN200710041106A CN101312147A CN 101312147 A CN101312147 A CN 101312147A CN A2007100411066 A CNA2007100411066 A CN A2007100411066A CN 200710041106 A CN200710041106 A CN 200710041106A CN 101312147 A CN101312147 A CN 101312147A
- Authority
- CN
- China
- Prior art keywords
- etching
- dielectric layer
- groove
- hard mask
- shallow trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Element Separation (AREA)
Abstract
一种浅沟槽隔离的制造方法，包括：提供半导体衬底，在所述半导体衬底上具有依次形成的垫氧化层和硬掩膜层，在所述半导体衬底中形成有沟槽，在所述垫氧化层和所述硬掩膜层中与沟槽相应的位置具有开口；在所述沟槽中和所述硬掩膜层上形成介质层，并通过平坦化工艺去除所述硬掩膜层上的介质层材料；刻蚀所述沟槽中的介质层，使所述沟槽中的介质层表面与所述半导体衬底表面之间的高度差减小，并使所述介质层边缘形成突起。本发明能够减小浅沟槽隔离顶部边缘凹槽的深度，增加器件的性能。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种浅沟槽隔离(ShallowTrench Isolation，STI)的制造方法。
背景技术
随着半导体制造技术向高技术节点发展，半导体集成电路中器件与器件的隔离技术也由原来的硅局部氧化隔离(Local Oxidation of Silicon，LOCOS)发展为浅沟槽隔离。浅沟槽隔离通过在半导体衬底上形成沟槽，并向沟槽中填充介质材料的工艺形成。公开号为CN 1649122A的中国专利申请文件公开了一种浅沟槽隔离的制造方法。图1至图5为所述中国专利申请文件公开的浅沟槽隔离的制造方法各步骤相应的结构剖面示意图。
如图1所示，提供半导体衬底12，在所述半导体衬底12上形成垫氧化层12A，接着在所述垫氧化层12A上形成氮化硅层作为第一硬掩膜层14，在所述第一硬掩膜层14上形成第二硬掩膜层14B，在所述第二硬掩膜层14B上形成光刻胶层16A，并图案化所述光刻胶层16A形成底部露出所述第二硬掩膜层14B的开口16B。
如图2所示，刻蚀所述开口16B底部的第二硬掩膜层14B、第一硬掩膜层14以及垫氧化层12A，形成开口16C，所述开口16C的底部露出所述半导体衬底12的表面。
如图3所示，去除所述光刻胶层16A，刻蚀所述开口16C底部的半导体衬底12，在所述半导体衬底12中形成沟槽18，并在所述沟槽18表面形成衬垫氧化层20。
如图4所示，在所述沟槽18中填充氧化层22，然后通过化学机械研磨去除所述第二硬掩膜层14B上多余的氧化层22以及所述第二硬掩膜层14B。
如图5所示，通过湿法刻蚀(如磷酸)去除所述第一硬掩膜层14，并通过氢氟酸溶液去除所述垫氧化层12A。
然而，上述浅沟槽隔离的制造方法中通过氢氟酸溶液去除所述垫氧化层12A时，所述氢氟酸溶液也会对所述氧化层22进行腐蚀，从而会在浅沟槽隔离的顶部边缘形成凹槽，如图6所示的凹槽21，导致靠近所述凹槽21的器件在亚阈值区域工作时漏电流增大，阈值电压下降，影响器件的性能。
发明内容
本发明提供一种浅沟槽隔离的制造方法，该方法能够减小形成的浅沟槽隔离顶部边缘凹槽的深度。
本发明提供的一种浅沟槽隔离的制造方法，包括：
提供半导体衬底，在所述半导体衬底上具有依次形成的垫氧化层和硬掩膜层，在所述半导体衬底中形成有沟槽，在所述垫氧化层和所述硬掩膜层中与沟槽相应的位置具有开口；在所述沟槽中和所述硬掩膜层上形成介质层，并通过平坦化工艺去除所述硬掩膜层上的介质层材料；刻蚀所述沟槽中的介质层，使所述沟槽中的介质层表面与所述半导体衬底表面之间的高度差减小，并使所述介质层边缘形成突起。
可选的，刻蚀所述沟槽中的介质层步骤中的刻蚀方法为湿法刻蚀或干法刻蚀。
可选的，刻蚀所述沟槽中的介质层步骤中的刻蚀方法为湿法刻蚀，所述湿法刻蚀的刻蚀溶液对所述介质层的刻蚀速率比对所述硬掩膜层的刻蚀速率大。
可选的，刻蚀所述沟槽中的介质层的方法为湿法刻蚀，所述湿法刻蚀的步骤如下：用第一浓度的刻蚀溶液对所述介质层进行刻蚀；然后，用第二浓度的刻蚀溶液对所述介质层进行刻蚀。
可选的，所述第二浓度小于第一浓度。
可选的，刻蚀所述沟槽中的介质层的方法为湿法刻蚀，所述湿法刻蚀分为多次进行，且所述湿法刻蚀的刻蚀溶液浓度随着次数增加而减小。
可选的，刻蚀所述沟槽中的介质层步骤中的刻蚀方法为湿法刻蚀，所述湿法刻蚀的刻蚀溶液为氢氟酸溶液。
可选的，所述氢氟酸溶液中氢氟酸与水的容积比为1∶200至1∶50。
可选的，所述湿法刻蚀的时间为10至50秒。
可选的，刻蚀所述沟槽中的介质层的方法为干法刻蚀；在所述干法刻蚀之前，在所述硬掩膜层上形成保护层；并在完成所述干法刻蚀之后，去除所述保护层。
可选的，所述保护层为光刻胶。
可选的，所述介质层为氧化硅、氮氧化硅中的一种或组合。
可选的，该方法进一步包括：完成刻蚀所述沟槽中的介质层步骤后，去除所述硬掩膜层和垫氧化层。
可选的，去除所述硬掩膜层的方法为磷酸溶液湿法刻蚀；去除所述垫氧化层的方法为氢氟酸溶液的湿法刻蚀。
与现有技术相比，本发明具有以下优点：
本发明通过刻蚀所述沟槽中的介质层的步骤，一方面所述刻蚀工艺在所述介质层表面的边缘成突起，所述突起可以使得在后续工艺中去除垫氧化层时减缓在浅沟槽隔离边缘形成凹槽或不形成凹槽，可以减小由于所述凹槽引起的在有源区形成的器件的漏电流，并阻止由于所述凹槽引起的有源区的器件的阈值电压的下降；另外，所述刻蚀工艺使得所述沟槽中的介质层表面与所述半导体衬底表面之间的高度差减小，使后续工艺中横跨在半导体衬底和所述介质层上的多晶硅栅极由于所述高度差而形成的台阶减小，有利用形成阈值电压较为稳定且满足器件性能要求的半导体器件。
所述刻蚀的方法可以是湿法刻蚀，通过湿法刻蚀可以去除硬掩膜层表面的残留的氧化物，保证去除所述硬掩膜层的顺利进行。
所述刻蚀的方法可以是湿法刻蚀，将所述湿法刻蚀工艺分为两次或多次进行，减小每一次刻蚀的时间，并随着刻蚀次数的增加减少刻蚀溶液的浓度，可便于控制刻蚀去除所述介质层的厚度，以避免所述介质层的表面低于所述半导体衬底的表面。
所述刻蚀可以是等离子体干法刻蚀，在干法刻蚀过程中形成的聚合物可聚集在所述介质层表面的边缘，阻止了等离子体对该边缘的介质层材料的进一步刻蚀，从而形成突起，该所述突起可以使得在后续工艺中去除垫氧化层时减缓在浅沟槽隔离边缘形成凹槽或不形成凹槽，可以减小由于所述凹槽引起的在有源区形成的器件的漏电流，并阻止由于所述凹槽引起的有源区器件的阈值电压的下降。另外，所述等离子体干法刻蚀可减小所述介质层表面和所述半导体衬底表面的高度差，这使得后续工艺中横跨在半导体衬底和所述介质层上的多晶硅栅极由于所述高度差而形成的台阶减小，有利用形成阈值电压较为稳定且满足器件性能要求的半导体器件；
附图说明
图1至图5为现有技术一种浅沟槽隔离的制造方法各步骤相应的结构的剖面示意图；
图6为所述现有技术公开的浅沟槽隔离的制造方法引起的凹槽缺陷的示意图；
图7为本发明浅沟槽隔离的制造方法的实施例的流程图；
图8至图17为本发明浅沟槽隔离制造方法的实施例各步骤相应结构的剖面示意图。
具体实施方式
下面结合附图对本发明的具体实施方式做详细的说明。
图7为本发明浅沟槽隔离的制造方法的实施例的流程图。
如图7所示，步骤一，提供半导体衬底(S100)；在所述半导体衬底上具有依次形成的垫氧化层和硬掩膜层，在所述半导体衬底中形成有沟槽，在所述垫氧化层和所述硬掩膜层中与沟槽相应的位置具有开口。
如图8所示的剖面示意图，半导体衬底100可以是单晶硅、多晶硅、非晶硅中的一种，所述半导体衬底100也可以是硅锗化合物、硅镓化合物中的一种，所述半导体衬底100可以包括外延层或绝缘层上硅(SiliconOn Insulator，SOI)结构。
对所述半导体衬底100表面进行清洗，去除所述半导体衬底100表面的杂质颗粒或其它污染物。在所述半导体衬底100上形成垫氧化层110，形成所述垫氧化层110的方法可以是高温炉管氧化、快速热氧化、原位水蒸气产生氧化法中的一种，所述垫氧化层110的厚度约为5至40nm。所述垫氧化层110作为后续工艺中形成的硬掩膜层和半导体衬底100表面之间的粘和层，用于增大所述硬掩膜层和半导体衬底100表面之间的粘结性，并平衡所述硬掩膜层和所述半导体衬底100表面之间的应力。在另外的实施例中，所述垫氧化层110也可以通过化学气相沉积的方法形成。
接着，在所述垫氧化层110上形成硬掩膜层120，本实施例中所述硬掩膜层120为氮化硅，其厚度为50至300nm；形成所述硬掩膜层120的方法可以是化学气相沉积。所述硬掩膜层120一方面作为在所述半导体衬底100中刻蚀沟槽的硬掩膜，另一方面作为在沟槽中填充的介质材料的化学机械研磨平坦化的停止层。在其它的实施例中，所述硬掩膜层可以是多层。
如图9所示的剖面示意图，在所述硬掩膜层120上旋涂光刻胶层130，并通过曝光显影工艺形成第一开口140，所述第一开口140的底部露出所述硬掩膜层120的表面。在其它的实施例中，在旋涂所述光刻胶层130之前，可在所述硬掩膜层120上形成抗反射层(未示出)，所述抗反射层可以是无机材料，例如氮氧化硅，或有机材料；然后再在所述抗反射层上形成光刻胶层130，并曝光显影形成第一开口140。
如图10所示的剖面示意图，刻蚀所述第一开口140底部的硬掩膜层120和垫氧化层110，形成第二开口150，所述第二开口150的底部露出所述半导体衬底100的表面。所述刻蚀为非等向性刻蚀，例如为等离子体干法刻蚀，该等离子体干法刻蚀的刻蚀气体可以是CF4。
如图11所示的剖面示意图，刻蚀所述第二开口150底部的半导体衬底100，在所述半导体衬底100中形成沟槽160。刻蚀所述沟槽160的方法为等离子体干法刻蚀，所述等离子体干法刻蚀选用的刻蚀气体要使所述沟槽160的侧壁较为光滑，具有较少的硅晶格缺陷，且使所述沟槽160的底部边角较为平滑，所述刻蚀气体还要使所述沟槽160侧壁具有较为倾斜的轮廓，例如可以是70至90度。所述刻蚀的刻蚀气体可以是Cl2或HBr或HBr与其它气体的混合气体，例如可以是HBr与O2和Cl2的混合气体，或HBr与NF3和He的混合气体。刻蚀形成的沟槽160的深度通过刻蚀的时间控制。
刻蚀形成所述沟槽160的工艺与刻蚀形成所述第二开口150的工艺可以在不同的刻蚀设备中分别进行，也可以在同一刻蚀设备中原位进行，若原位进行，两次刻蚀的刻蚀气体及工艺参数不同；原位进行可以提高产率。若刻蚀形成所述沟槽160的工艺与刻蚀形成所述第二开口150的工艺在不同的刻蚀设备中分别进行，可以在刻蚀形成所述沟槽160之前通过氧气等离子体灰化去除所述光刻胶层130，也可以在完成所述沟槽160的刻蚀之后去除所述光刻胶层130；若是原位进行，在完成所述沟槽160的刻蚀之后去除所述光刻胶层130。
如图12所示的剖面示意图，用氢氟酸溶液清洗所述沟槽160的表面，然后用热氧化法在所述沟槽160表面生成衬垫层180。通过所述氢氟酸溶液的清洗，可以去除所述沟槽160表面生成的自然氧化层，有利于形成的衬垫层180具有较为均匀的致密度，使得所述衬垫层180作为半导体衬底100和在所述沟槽160中填充的介质材料之间特性较为稳定的交界层，并增大两者之间的粘附性，减小器件在工作时半导体衬底100中的漏电流。另外所述氢氟酸溶液清洗也可以去除所述沟槽160顶部边缘的部分垫氧化层110，使所述的垫氧化层侧壁170向所述硬掩膜层120底部有少许收缩，从而使所述沟槽160顶部边缘的边角露出，在进行热氧化生成所述衬底层180时，可使所述沟槽160的顶部的边角具有较为平滑的轮廓。所述平滑的轮廓一方面可以减少应力聚集，另一方面可以减少在器件工作时载流子积聚对开启特性的影响。热氧化法生成所述衬垫层180的工艺可以在温度为900至1200度的干氧环境中进行，形成的衬垫层180的厚度约为30至60nm。
步骤二，如图7所示的流程图，在所述沟槽中和所述硬掩膜层上形成介质层，并通过平坦化工艺去除所述硬掩膜层上介质层材料(S110)。
如图13所示的剖面示意图，在所述沟槽160中和所述硬掩膜层120上形成介质层，所述介质层材料可以是氧化硅或氮氧化硅。本实施例中所述介质层为氧化硅材料。形成所述介质层材料的方法可以是低压化学气相沉积、常压化学气相沉积、高密度等离子体化学气相沉积中的一种。所述平坦化工艺为化学机械研磨，通过所述化学机械研磨工艺去除所述硬掩膜层120表面上多余的介质层材料，在所述沟槽160中形成介质层190。
由于所述介质层190的密度及硬度小于所述硬掩膜层120的密度及硬度，完成平坦化工艺后，所述介质层190的表面190a可能会略低于所述硬掩膜层120的表面(未示出)，或所述介质层190的表面190a的部分区域可能会略低于所述硬掩膜层120的表面，即在所述介质层190的表面190a中可能有凹陷(未示出)。
步骤三，刻蚀所述沟槽中的介质层，使所述沟槽中的介质层表面与所述半导体衬底表面之间的高度差减小，并使所述介质层边缘形成突起(S120)。刻蚀所述沟槽中的介质层的方法可以是湿法刻蚀或干法刻蚀。
在其中的一个实施例中，刻蚀所述沟槽中介质层的方法为湿法刻蚀，所述湿法刻蚀的刻蚀溶液对所述介质层刻蚀速率比对对所述硬掩膜层的刻蚀速率大。
在其中的一个实施例中，所述湿法刻蚀的刻蚀溶液为氢氟酸溶液，所述氢氟酸溶液中氢氟酸与水的容积比为1∶200至1∶50，所述湿法刻蚀的时间为10至50秒。如图14所示的剖面示意图，通过氢氟酸溶液湿法刻蚀所述沟槽160中的介质层190，使所述沟槽160中的介质层190的表面190a低于所述硬掩膜层120的表面120a，但要高于所述半导体衬底100的表面，即，通过湿法刻蚀使所述沟槽160中的介质层190的表面190a与所述半导体衬底100的表面之间的高度差减小，通过所述湿法刻蚀也使所述沟槽160中的介质层190的表面190a的边缘形成突起190b。
通过湿法刻蚀，一方面使得所述沟槽160中的介质层190的表面190a与所述半导体衬底100的表面之间的高度差减小，这使得后续工艺中横跨在半导体衬底100和所述介质层190上的多晶硅栅极由于所述高度差而形成的台阶减小，有利用形成阈值电压较为稳定且性能满足要求的半导体器件；另外所述湿法刻蚀工艺可在所述介质层190的表面190a的边缘成突起190b，所述突起190b可以使得在后续工艺中去除垫氧化层110时减缓在浅沟槽隔离边缘形成凹槽或不形成凹槽，可以减小由于所述凹槽引起的在有源区形成的器件漏电流，并阻止由于所述凹槽引起的有源区器件的阈值电压的下降。另外，所述湿法刻蚀也可以去除所述硬掩膜层120表面120a残留的氧化物，该残留的氧化物来源有两个方面，一是来源于在平坦化去除所述硬掩膜层120表面上的介质层材料时的残留；另一方面在通过热氧化形成所述衬垫层180时，所述热氧化工艺可能使所述硬掩膜层120表面120a被氧化。该残留物的存在会阻止后续通过磷酸腐蚀去除所述硬掩膜层120的工艺，本实施例的湿法刻蚀工艺可以去除所述硬掩膜层120a表面的所述氧化物残留，保证去除所述硬掩膜层120的顺利进行。
在另外的实施例中，刻蚀所述沟槽中的介质层的方法为湿法刻蚀，该湿法刻蚀的步骤如下：用第一浓度的刻蚀溶液对所述介质层进行刻蚀；然后，用第二浓度的刻蚀溶液对所述介质层进行刻蚀；所述第二浓度小于第一浓度。将刻蚀所述沟槽中的介质层的湿法刻蚀工艺分为两步，并减小每一步刻蚀的时间，所述两步用同种刻蚀溶液，且第二步的刻蚀溶液具有较小的浓度，可便于控制刻蚀去除所述介质层的厚度，以避免所述介质层的表面低于所述半导体衬底的表面。
在另外的实施例中，刻蚀所述沟槽中的介质层的方法为湿法刻蚀，所述湿法刻蚀分为多次进行，且所述湿法刻蚀的刻蚀溶液的浓度随着次数增加而减小，将湿法刻蚀分为多次进行，且随着次数增加，湿法刻蚀溶液的浓度减小，可便于控制刻蚀去除所述介质层的厚度，以避免所述介质层的表面低于所述半导体衬底的表面。
在另外的实施例中，刻蚀所述沟槽中的介质层的方法也可以为干法刻蚀。如图15所示，在进行干法刻蚀之前，在所述硬掩膜层120上形成保护层200，以避免所述干法刻蚀所述介质层190时刻蚀所述硬掩膜层120。在完成所述干法刻蚀之后，需要去除所述保护层。
在其中的一个实施例中，所述保护层可以是光刻胶，光刻胶可以采用旋涂的方法形成，并通过曝光显影去除所述介质层190上方的光刻胶材料，使所述介质层190的表面190a露出，曝光工艺中可以用与形成所述开口140时同样的掩模板。所述干法刻蚀采用等离子体刻蚀，所述等离子体刻蚀可减小所述介质层190的表面190a和所述半导体衬底100表面的高度差，这使得后续工艺中横跨在半导体衬底100和所述介质层190上的多晶硅栅极由于所述高度差而形成的台阶减小，有利用形成阈值电压较为稳定且性能满足要求的半导体器件；另外在干法刻蚀过程中形成的聚合物聚集在所述介质层190表面190a的边缘，阻止了等离子体对该边缘的介质层190的材料的进一步刻蚀，从而可形成突起190b，所述突起190b可以使得在后续工艺中去除垫氧化层110时减缓在浅沟槽隔离边缘形成凹槽或不形成凹槽，从而可以减小由于所述凹槽引起的在有源区形成的器件的漏电流，且阻止由于所述凹槽引起的有源区的器件的阈值电压的下降。
如图16和17所示，完成所述刻蚀所述沟槽160中的介质层190的步骤后，去除所述硬掩膜层120和垫氧化层110。
去除所述硬掩膜层120的方法为磷酸溶液的湿法刻蚀；去除所述垫氧化层110的方法为氢氟酸溶液的湿法刻蚀。在采用氢氟酸溶液去除所述垫氧化层110时，该氢氟酸溶液也同时对所述介质层190进行腐蚀，由于所述介质层190表面190a边缘的凸起的190b的存在，可缓解所述氢氟酸对所述介质层190表面190a的边缘的过度刻蚀，使得所述介质层190表面边缘不会形成凹槽或形成的凹槽较浅，从而可以减小由于所述凹槽引起的在有源区形成的器件的漏电流，且阻止由于所述凹槽引起的有源区的器件的阈值电压的下降。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (14)
1、一种浅沟槽隔离的制造方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底上具有依次形成的垫氧化层和硬掩膜层，在所述半导体衬底中形成有沟槽，在所述垫氧化层和所述硬掩膜层中与沟槽相应的位置具有开口；
在所述沟槽中和所述硬掩膜层上形成介质层，并通过平坦化工艺去除所述硬掩膜层上的介质层材料；
刻蚀所述沟槽中的介质层，使所述沟槽中的介质层表面与所述半导体衬底表面之间的高度差减小，并使所述介质层边缘形成突起。
2、如权利要求1所述的浅沟槽隔离的制造方法，其特征在于：刻蚀所述沟槽中的介质层步骤中的刻蚀方法为湿法刻蚀或干法刻蚀。
3、如权利要求1所述的浅沟槽隔离的制造方法，其特征在于：刻蚀所述沟槽中的介质层步骤中的刻蚀方法为湿法刻蚀，所述湿法刻蚀的刻蚀溶液对所述介质层的刻蚀速率比对所述硬掩膜层的刻蚀速率大。
4、如权利要求1所述的浅沟槽隔离的制造方法，其特征在于：刻蚀所述沟槽中的介质层的方法为湿法刻蚀，所述湿法刻蚀的步骤如下：用第一浓度的刻蚀溶液对所述介质层进行刻蚀；然后，用第二浓度的刻蚀溶液对所述介质层进行刻蚀。
5、如权利要求4所述的浅沟槽隔离的制造方法，其特征在于：所述第二浓度小于第一浓度。
6、如权利要求1所述的浅沟槽隔离的制造方法，其特征在于：刻蚀所述沟槽中的介质层的方法为湿法刻蚀，所述湿法刻蚀分为多次进行，且所述湿法刻蚀的刻蚀溶液浓度随着次数增加而减小。
7、如权利要求1所述的浅沟槽隔离的制造方法，其特征在于：刻蚀所述沟槽中的介质层步骤中的刻蚀方法为湿法刻蚀，所述湿法刻蚀的刻蚀溶液为氢氟酸溶液。
8、如权利要求7所述的浅沟槽隔离的制造方法，其特征在于：所述氢氟酸溶液中氢氟酸与水的容积比为1∶200至1∶50。
9、如权利要求7所述的浅沟槽隔离的制造方法，其特征在于：所述湿法刻蚀的时间为10至50秒。
10、如权利要求1所述的浅沟槽隔离的制造方法，其特征在于：刻蚀所述沟槽中的介质层的方法为干法刻蚀；在所述干法刻蚀之前，在所述硬掩膜层上形成保护层；在完成所述干法刻蚀之后，去除所述保护层。
11、如权利要求10所述的浅沟槽隔离的制造方法，其特征在于：所述保护层为光刻胶。
12、如权利要求1所述的浅沟槽隔离的制造方法，其特征在于：所述介质层为氧化硅、氮氧化硅中的一种或组合。
13、如权利要求1所述的浅沟槽隔离的制造方法，其特征在于，该方法进一步包括：完成刻蚀所述沟槽中的介质层步骤后，去除所述硬掩膜层和垫氧化层。
14、如权利要求13所述的浅沟槽隔离的制造方法，其特征在于：去除所述硬掩膜层的方法为磷酸溶液的湿法刻蚀；去除所述垫氧化层的方法为氢氟酸溶液的湿法刻蚀。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2007100411066A CN100539069C (zh) | 2007-05-23 | 2007-05-23 | 浅沟槽隔离的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2007100411066A CN100539069C (zh) | 2007-05-23 | 2007-05-23 | 浅沟槽隔离的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101312147A true CN101312147A (zh) | 2008-11-26 |
| CN100539069C CN100539069C (zh) | 2009-09-09 |
Family
ID=40100702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2007100411066A Active CN100539069C (zh) | 2007-05-23 | 2007-05-23 | 浅沟槽隔离的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN100539069C (zh) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102456606A (zh) * | 2010-10-19 | 2012-05-16 | 上海宏力半导体制造有限公司 | 浅沟槽隔离结构形成方法 |
| CN102487031A (zh) * | 2010-12-02 | 2012-06-06 | 无锡华润上华半导体有限公司 | 沟槽隔离形成方法 |
| CN101859725B (zh) * | 2009-04-07 | 2012-09-19 | 和舰科技(苏州)有限公司 | 一种通过改善浅沟槽绝缘结构的边缘形成晶片的方法 |
| CN102891100A (zh) * | 2011-07-22 | 2013-01-23 | 中芯国际集成电路制造(上海)有限公司 | 浅槽隔离结构及其形成方法 |
| CN103258730A (zh) * | 2013-05-08 | 2013-08-21 | 中国科学院半导体研究所 | Icp干法刻蚀工艺制备剖面为正梯形的台面的方法 |
| CN103681450A (zh) * | 2012-09-18 | 2014-03-26 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN104752310A (zh) * | 2013-12-27 | 2015-07-01 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法 |
| CN113725083A (zh) * | 2020-05-25 | 2021-11-30 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN116110920A (zh) * | 2023-02-20 | 2023-05-12 | 湖北江城芯片中试服务有限公司 | 半导体结构的制造方法及半导体结构 |
| CN116525614A (zh) * | 2023-06-26 | 2023-08-01 | 合肥晶合集成电路股份有限公司 | 一种半导体器件及其制作方法 |
| CN117558624A (zh) * | 2023-11-13 | 2024-02-13 | 粤芯半导体技术股份有限公司 | 接触沟槽形成方法和半导体器件 |
-
2007
- 2007-05-23 CN CNB2007100411066A patent/CN100539069C/zh active Active
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101859725B (zh) * | 2009-04-07 | 2012-09-19 | 和舰科技(苏州)有限公司 | 一种通过改善浅沟槽绝缘结构的边缘形成晶片的方法 |
| CN102456606A (zh) * | 2010-10-19 | 2012-05-16 | 上海宏力半导体制造有限公司 | 浅沟槽隔离结构形成方法 |
| CN102456606B (zh) * | 2010-10-19 | 2016-05-11 | 上海华虹宏力半导体制造有限公司 | 浅沟槽隔离结构形成方法 |
| CN102487031A (zh) * | 2010-12-02 | 2012-06-06 | 无锡华润上华半导体有限公司 | 沟槽隔离形成方法 |
| CN102891100A (zh) * | 2011-07-22 | 2013-01-23 | 中芯国际集成电路制造(上海)有限公司 | 浅槽隔离结构及其形成方法 |
| CN103681450B (zh) * | 2012-09-18 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN103681450A (zh) * | 2012-09-18 | 2014-03-26 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN103258730A (zh) * | 2013-05-08 | 2013-08-21 | 中国科学院半导体研究所 | Icp干法刻蚀工艺制备剖面为正梯形的台面的方法 |
| CN104752310A (zh) * | 2013-12-27 | 2015-07-01 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法 |
| CN113725083A (zh) * | 2020-05-25 | 2021-11-30 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN116110920A (zh) * | 2023-02-20 | 2023-05-12 | 湖北江城芯片中试服务有限公司 | 半导体结构的制造方法及半导体结构 |
| CN116525614A (zh) * | 2023-06-26 | 2023-08-01 | 合肥晶合集成电路股份有限公司 | 一种半导体器件及其制作方法 |
| CN116525614B (zh) * | 2023-06-26 | 2023-10-13 | 合肥晶合集成电路股份有限公司 | 一种半导体器件及其制作方法 |
| CN117558624A (zh) * | 2023-11-13 | 2024-02-13 | 粤芯半导体技术股份有限公司 | 接触沟槽形成方法和半导体器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN100539069C (zh) | 2009-09-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100539069C (zh) | 浅沟槽隔离的制造方法 | |
| CN101459116B (zh) | 浅沟槽隔离结构的制造方法 | |
| KR102509036B1 (ko) | 수평 게이트 올 어라운드 및 finfet 디바이스 격리 | |
| CN101459115A (zh) | 浅沟槽隔离结构的制造方法 | |
| TWI255012B (en) | Method of manufacturing a flash memory cell | |
| CN101814523B (zh) | 半导体装置及其制造方法 | |
| US20070111467A1 (en) | Method for forming trench using hard mask with high selectivity and isolation method for semiconductor device using the same | |
| US8329547B2 (en) | Semiconductor process for etching a recess into a substrate by using an etchant that contains hydrogen peroxide | |
| WO2008042732A2 (en) | Recessed sti for wide transistors | |
| CN101207063A (zh) | 浅沟槽隔离的形成方法 | |
| CN100576490C (zh) | 浅沟槽隔离结构的形成方法 | |
| CN104733314B (zh) | 半导体结构及其形成方法 | |
| CN101447457A (zh) | 双应力膜互补金属氧化物半导体晶体管的制造方法 | |
| CN101770974A (zh) | 浅沟槽隔离结构的制造方法 | |
| CN101577252B (zh) | 浅沟槽隔离结构及其形成方法 | |
| CN101330037A (zh) | 浅沟槽隔离的制造方法 | |
| KR100597768B1 (ko) | 반도체 소자의 게이트 스페이서형성방법 | |
| JP4834304B2 (ja) | 半導体素子の製造方法 | |
| CN101740462A (zh) | 浅沟槽隔离结构的制造方法 | |
| CN103531476B (zh) | 半导体器件制造方法 | |
| CN101728307B (zh) | 浅沟槽隔离结构的制作方法 | |
| CN102487016B (zh) | 晶体管制作方法 | |
| CN104637881A (zh) | 浅沟槽隔离结构的形成方法 | |
| KR101077014B1 (ko) | 반도체 소자의 소자분리막 제조방법 | |
| JP2007234740A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING Effective date: 20111205 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20111205 Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Co-patentee after: Semiconductor Manufacturing International (Beijing) Corporation Patentee after: Semiconductor Manufacturing International (Shanghai) Corporation Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Patentee before: Semiconductor Manufacturing International (Shanghai) Corporation |