CN104733314B - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，其中，所述半导体结构的形成方法包括：提供衬底，所述衬底具有第一区域，所述第一区域的衬底表面具有第一鳍部；在所述衬底表面和第一鳍部的侧壁表面形成介质层，所述介质层的表面低于所述第一鳍部顶部；对暴露出介质层的部分第一鳍部底部进行第一防损伤注入工艺，所述第一防损伤注入工艺能够防止对第一鳍部的离子注入损伤，在第一鳍部内形成第一防穿通层，所述第一防穿通层的位置与所述介质层表面相对应。所形成的半导体结构的性能改善。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应，产生漏电流，最终影响半导体器件的电学性能。
为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应管（FinFET）。
请参考图1，图1是现有技术的鳍式场效应管的立体结构示意图，包括：半导体衬底10；位于所述半导体衬底10上凸出的鳍部14；位于所述半导体衬底10表面并覆盖部分鳍部14侧壁的隔离层11，所述隔离层11的表面低于所述鳍部14的顶部；横跨所述鳍部14的顶部和侧壁的栅极结构12，所述栅极结构12包括：栅介质层、位于所述栅介质层表面的栅电极、以及位于栅电极层和栅介质层两侧的侧墙；位于所述栅极结构12两侧鳍部14内的源区和漏区（未示出）。
对于上述鳍式场效应管，鳍部14的顶部以及两侧的侧壁与栅极结构12相接触的部分成为沟道区，有利于增大驱动电流，改善器件性能。
然而，在现有的鳍式场效应管中，源区和漏区之间容易发生源漏穿通的现象，影响鳍式场效应管的性能。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提高所形成的鳍式场效应管的性能。
为解决上述问题，本发明提供一种半导体结构及其形成方法，包括：提供衬底，所述衬底具有第一区域，所述第一区域的衬底表面具有第一鳍部；在所述衬底表面和第一鳍部的侧壁表面形成介质层，所述介质层的表面低于所述第一鳍部顶部；对暴露出介质层的部分第一鳍部底部进行第一防损伤注入工艺，所述第一防损伤注入工艺能够防止对第一鳍部的离子注入损伤，在第一鳍部内形成第一防穿通层，所述第一防穿通层的位置与所述介质层表面相对应。
可选的，所述第一防损伤注入工艺的温度为300摄氏度～400摄氏度。
可选的，当第一区域用于形成PMOS晶体管时，所述第一防损伤注入工艺注入的离子包括N型离子，所述N型离子包括磷离子，所述N型离子的掺杂浓度为1E12atom/cm3～5E15atom/cm3。
可选的，当第一区域用于形成PMOS晶体管时，所注入的离子还包括氟离子。
可选的，当第一区域用于形成NMOS晶体管时，所述第一防损伤注入工艺注入的离子包括P型离子，所述P型离子包括硼离子，所述P型离子的掺杂浓度为1E12atom/cm3～5E15atom/cm3。
可选的，当第一区域用于形成NMOS晶体管时，所注入的离子还包括碳离子。
可选的，还包括：所述衬底具有第二区域，所述第二区域的衬底表面具有第二鳍部，所述第二鳍部和第一鳍部所形成的晶体管类型相反；所述介质层还位于所述第二鳍部的侧壁表面，所述介质层的表面低于第二鳍部表面；在形成第一防穿通层之后，对暴露出介质层的部分第二鳍部底部进行第二防损伤注入工艺，所述第二防损伤注入工艺能够防止对第二鳍部的离子注入损伤，在第二鳍部内形成第二防穿通层，所述第二防穿通层的位置与所述介质层表面相对应。
可选的，所述第二防损伤注入工艺的温度为300摄氏度～400摄氏度。
可选的，当第二区域用于形成PMOS晶体管时，所述第二防损伤注入工艺注入的离子包括N型离子，所述N型离子包括磷离子，所述N型离子的掺杂浓度为1E12atom/cm3～5E15atom/cm3。
可选的，当第二区域用于形成PMOS晶体管时，所注入的离子还包括氟离子。
可选的，当第二区域用于形成NMOS晶体管时，所述第二防损伤注入工艺注入的离子包括P型离子，所述P型离子包括硼离子，所述P型离子的掺杂浓度为1E12atom/cm3～5E15atom/cm3。
可选的，当第二区域用于形成NMOS晶体管时，所注入的离子还包括碳离子。
可选的，在所述第一防损伤注入工艺和所述第二防损伤注入工艺之后，采用退火工艺激活第一防穿通层和第二防穿通层。
可选的，在所述第一防损伤注入工艺之后，采用退火工艺激活第一防穿通层。
可选的，所述退火工艺为快速热退火，退火温度为500℃～1000℃。
可选的，所述介质层的形成工艺包括：在衬底和第一鳍部表面形成介质膜；抛光所述介质膜并暴露出第一鳍部的顶部表面，形成介质层；回刻蚀所述介质层，使所述介质层的表面低于第一鳍部顶部。
可选的，还包括：在回刻蚀所述介质层后，对暴露出的部分第一鳍部进行表面平滑处理和圆角处理。
可选的，所述平滑处理和圆角处理工艺包括：在暴露出的部分第一鳍部表面进行氧化处理，形成氧化层；采用湿法刻蚀工艺去除所述氧化层。
相应的，本发明还提供一种半导体结构，包括：衬底，所述衬底具有第一区域，所述第一区域的衬底表面具有第一鳍部；位于所述衬底表面和第一鳍部的侧壁表面的介质层，所述介质层的表面低于所述第一鳍部顶部；位于第一鳍部内的第一防穿通层，所述第一防穿通层的位置与所述介质层表面相对应。
可选的，所述衬底具有第二区域，所述第二区域的衬底表面具有第二鳍部，所述第二鳍部和第一鳍部所形成的晶体管类型相反；所述介质层还位于所述第二鳍部的侧壁表面，所述介质层的表面低于第二鳍部表面；所述第二鳍部内具有第二防穿通层，所述第二防穿通层的位置与所述介质层表面相对应。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的半导体结构的形成方法中，在衬底表面形成表面低于第一鳍部顶部的介质层之后，对暴露出介质层的部分第一鳍部底部进行第一防损伤注入工艺。所述第一防损伤注入工艺能够防止对第一鳍部的离子注入损伤，从而保证了经过第一放损伤工艺之后的第一鳍部表面形貌良好，继而保证了以所述第一鳍部形成的鳍式场效应管性能稳定。而且，所述第一防损伤注入工艺对暴露出的第一鳍部底部进行，使所形成的第一防穿通层的位置与所述介质层表面相对应，即所述第一防穿通层到第一鳍部的顶部距离减小，所述第一防穿通层防止源漏穿通的能力提高，所形成的鳍式场效应管性能改善。
进一步，所述第一防损伤注入工艺的温度为300摄氏度～400摄氏度，即在对所述鳍部注入离子的同时，能够同时通过高温改善所述鳍部的表面形貌，消除因注入工艺在鳍部表面造成的缺陷，使所述鳍部表面光滑。因此，离子注入工艺造成的损伤得到消除。
本发明的半导体结构中，所述第一防穿通层的位置与所述介质层表面相对应，即所述第一防穿通层到第一鳍部的顶部距离减小，所述第一防穿通层防止源漏穿通的能力提高，所形成的鳍式场效应管性能改善。
附图说明
图1是现有技术的鳍式场效应管的立体结构示意图；
图2至图8是本发明实施例的半导体结构的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，在现有的鳍式场效应管中，源区和漏区之间容易发生源漏穿通的现象，影响鳍式场效应管的性能。
经过研究发现，请继续参考图1，为了使所述栅极结构12覆盖的鳍部14均能够形成沟道区，所述鳍部14内的源区和漏区的底部到鳍部14顶部的距离较大，使形成于鳍部14侧壁的沟道区也能够得到源区和漏区的驱动。然而，当源区和漏区的底部到鳍部14顶部的距离较大时，位于鳍部14顶部的栅极结构12对源区和漏区底部的控制能力较低，使所述源区和漏区底部产生穿通（Punch Through）现象，导致所形成的鳍式场效应管的性能下降。
为了防止所述穿通现象的发生，一种方法为：在鳍部14的底部A形成防穿通层。具体的，在衬底10表面形成鳍部14之后，形成隔离层11之前，采用离子注入工艺在鳍部14的底部A形成一层防穿通层，所述防穿通层的位置与衬底10表面齐平，且所述防穿通层内的掺杂离子与源区或漏区内的掺杂离子类型相反，以此避免源区和漏区发生穿通。然而，形成所述防穿通层的离子注入工艺会对鳍部14的表面造成注入损伤，导致鳍部14表面的形貌不良，以所述鳍部14形成的鳍式场效应管性能下降。而且，位于鳍部14底部A的防穿通层到鳍部14顶部的距离较大，使所述防穿通层防止穿通的能力有限。
为了解决上述问题，经过进一步研究，本发明提出一种半导体结构及其形成方法。其中，在衬底表面形成表面低于第一鳍部顶部的介质层之后，对暴露出介质层的部分第一鳍部底部进行第一防损伤注入工艺。所述第一防损伤注入工艺能够防止对第一鳍部的离子注入损伤，从而保证了经过第一放损伤工艺之后的第一鳍部表面形貌良好，继而保证了以所述第一鳍部形成的鳍式场效应管性能稳定。而且，所述第一防损伤注入工艺对暴露出的第一鳍部底部进行，使所形成的第一防穿通层的位置与所述介质层表面相对应，即所述第一防穿通层到第一鳍部的顶部距离减小，所述第一防穿通层防止源漏穿通的能力提高，所形成的鳍式场效应管性能改善。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图8是本发明实施例的半导体结构的形成过程的剖面结构示意图。
请参考图2，提供衬底200，所述衬底200具有第一区域201和第二区域202。
所述衬底200作为后续工艺的工作平台，且所述衬底200后续用于形成第一鳍部和第二鳍部，所述第一鳍部和第二鳍部用于形成鳍式场效应管。
在本实施例中，所述衬底200为体衬底（Bulk Wafer），所述体衬底为硅衬底、锗衬底、硅锗衬底或碳化硅衬底，后续通过刻蚀部分体衬底以形成第一鳍部和第二鳍部。所述体衬底的价格低廉，而且刻蚀体衬底形成第一鳍部和第二鳍部的工艺简单，能够降低成本。本实施例中，所述衬底200为硅衬底。
在另一实施例中，所述衬底包括半导体基底、以及形成于所述半导体基底表面的半导体层。所述半导体基底包括硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等，由于所述半导体基底的选择不受限制，因此能够选取适于工艺需求或易于集成的半导体基底。其次，所述半导体层的材料为硅、锗、碳化硅或硅锗，所述半导体层的形成工艺为选择性外延沉积工艺，后续通过刻蚀所述半导体层以形成鳍部，所形成的鳍部材料不受限制，能够满足特定的工艺需求。
所述第一区域201和第二区域202分别用于形成PMOS鳍式场效应管和NMOS鳍式场效应管。在本实施例中，所述第一区域201用于形成PMOS鳍式场效应管，而第二区域202用于形成NMOS鳍式场效应管。
所述第一区域201的衬底200内具有第一阱区，所述第二区域202的衬底200内具有第二阱区，所述第一阱区和第二阱区的形成工艺为离子注入工艺，且所述第一阱区和第二阱区内掺杂的离子根据所需形成的鳍式场效应管的类型而定。在本实施例中，所述第一区域201用于形成PMOS鳍式场效应管，则所述第一阱区内掺杂N型离子；所述第二区域202用于形成NMOS鳍式场效应管，则所述第二阱区内掺杂P型离子。
在本实施例中，在经过通过离子注入工艺形成第一阱区和第二阱区之后，分别在第一区域201的衬底200内形成第一阈值掺杂区，在第二区域202的衬底200内形成第二阈值掺区。所述第一阈值掺杂区和第二阈值掺杂区的形成工艺均为离子注入工艺，且所掺杂的离子能够相同或不同，能够根据具体所需形成的PMOS鳍式场效应管和NMOS鳍式场效应管的工艺需求进行调节，使所形成的PMOS鳍式场效应管和NMOS鳍式场效应管能够得到所需的阈值电压。
在衬底200内形成第一阱区、第二阱区、第一阈值掺杂区和第二阈值掺杂区之后，进行热退火工艺，以激活所述第一阱区、第二阱区、第一阈值掺杂区和第二阈值掺杂区。
请参考图3，在第一区域201和第二区域202的衬底200表面形成图形化的掩膜层203；以所述掩膜层203为掩膜，刻蚀所述衬底200，在第一区域201的衬底200表面形成第一鳍部210，在第二区域202的衬底200表面形成第二鳍部220。
所述掩膜层203定义了所需形成的第一鳍部210和第二鳍部220的位置和结构。所述掩膜层203的材料为氧化硅、氮化硅或氮氧化硅，所述掩膜层203的形成工艺包括：采用沉积工艺在衬底200表面形成掩膜薄膜；在采用涂布和光刻工艺所述掩膜薄膜表面形成图形化的光刻胶层，所述光刻胶层覆盖了需要形成第一鳍部210和第二鳍部220对应位置的掩膜薄膜表面；以光刻胶层为掩膜，刻蚀所述掩膜薄膜直至暴露出衬底200表面为止。
其中，所述光刻胶层还能够通过多重图形化工艺形成，采用所述多重图形化工艺能够在保证掩膜层203尺寸精确度的情况下，缩小掩膜层203的尺寸、以及相邻掩膜层203之间的距离，有利于时所形成的鳍部210尺寸、以及相邻鳍部之间的距离缩小，从而缩小器件尺寸、提高芯片集成度。所述多重图形化工艺包括自对准多重图形化工艺或双重曝光工艺。所述对准多重图形化掩膜工艺包括自对准双重图形化（Self-aligned Double Patterned，SaDP）工艺、自对准三重图形化（Self-aligned Triple Patterned）工艺、或自对准四重图形化（Self-aligned Double Double Patterned，SaDDP）工艺。所述双重曝光工艺包括LELE（Litho-Etch-Litho-Etch）工艺或LLE（Litho-Litho-Etch）工艺。
本实施例中，所述掩膜层203的材料为氮化硅，在形成掩膜薄膜之前，在衬底200表面形成氧化层，所述氧化层作为掩膜薄膜与衬底200之间的过渡，增强所形成的掩膜层203与衬底200之间的结合能够；而且，在刻蚀掩膜薄膜时，所述氧化层能够作为刻蚀停止层，以保证后续刻蚀形成的第一鳍部或第二鳍部的高度精确均一。
所述形成第一鳍部210和第二鳍部220的工艺为各向异性的干法刻蚀工艺，包括：刻蚀气体包括主刻蚀气体HBr和Cl2的混合气体，缓冲气体O2，其中HBr的流量为50sccm～1000sccm，Cl2的流量为50sccm～1000sccm，O2的流量为5sccm～20sccm，压强为5mTorr～50mTorr，功率为400W～750W，O2的气体流量为5sccm～20sccm，温度为40℃～80℃，偏置电压为100V～250V。
通过对第一区域201和第二区域202的衬底200进行刻蚀，能够分别在第一区域201形成第一鳍部210，在第二区域202形成第二鳍部220，且第一区域201的第一鳍部210数量能够为一个或多个，第二区域202的第二鳍部220数量能够为一个或多个。
本实施例中，所述第一鳍部210和第二鳍部220的侧壁现对于衬底200表面倾斜，且第一鳍部210和第二鳍部220的底部尺寸大于顶部尺寸。本实施例中，所述第一鳍部210和第二鳍部220的侧壁与半导体衬底200表面之间的夹角为70°～95°。所述第一鳍部210和第二鳍部220的稳定性更好，能够避免因工艺节点的缩小而发生鳍部倒塌的问题。而且，当所述第一鳍部210和第二鳍部220的侧壁现对于衬底200表面倾斜时，能够避免发生投影效应（Shadow Effect），防止在后续形成栅极结构的过程中，在第一鳍部210或第二鳍部220的侧壁表面残留栅介质层、栅极层或侧墙的材料，防止所形成的半导体器件中产生漏电流，保证了电性能稳定。
此外，本实施例形成的所述第一鳍部210和第二鳍部220的高度为60nm～200nm，所述第一鳍部210和第二鳍部220的顶部宽度为10nm～50nm。
请参考图4，在所述衬底200表面、第一鳍部210侧壁表面和第二鳍部220侧壁表面形成介质层230，所述介质层230的表面与第一鳍部210和第二鳍部220顶部表面齐平。
所述介质层230用于隔离相邻的第一鳍部210和第二鳍部220，并且用于隔离后续形成的栅极结构与衬底200。所述介质层230的材料为氧化硅、氮氧化硅、碳氧化硅等绝缘介质材料，本实施例中，为氧化硅。本实施例中，所述介质层230的材料为氧化硅。
所述介质层230的形成工艺包括：在掩膜层203和衬底200表面形成介质膜；对所述介质膜进行抛光工艺，直至暴露出所述掩膜层203表面为止。其中，介质膜的形成工艺为化学气相沉积工艺或物理气相沉积工艺；所述抛光工艺为化学机械抛光，在所述抛光工艺中，所述掩膜层203能够保护第一鳍部210和第二鳍部220的顶部表面免受损伤。
其中，所述介质膜的形成工艺能够为高密度等离子体化学气相沉积工艺（HDP）形成。所述高密度等离子体化学气相沉积工艺对较大深宽比的凹槽具有较高的填充质量。
由于采用高密度等离子体化学气相沉积工艺（HDP）形成所述介质时，由于沉积过程中的等离子体的作用，会在所述介质膜内形成较多的缺陷，所以需要对所述介质膜进行热处理，以消除所述介质材料层302内的缺陷。所述热处理的温度可以是500℃～1500℃。
此外，在形成介质膜之前，还能够在衬底200、第一鳍部210、第二鳍部220和掩膜层203表面形成缓冲层。
所述缓冲层的材料为氮氧化硅或氧化硅，所述缓冲层的厚度为1nm～5nm。所述缓冲层用于修复所述第一鳍部210和第二鳍部220侧壁表面因刻蚀工艺而造成的损伤。而且，所述缓冲层还能够作为扩散阻挡层，阻止后续在所述第一鳍部210和第二鳍部220内注入的掺杂离子向外扩散。
所述缓冲层的形成方法为热氧化工艺或原子层沉积工艺。本实施例中，形成所述缓冲层的方法为原子层沉积工艺，所述缓冲层的材料为氧化硅。其中，采用原子层沉积工艺可以形成厚度较薄、且缺陷较少的缓冲层。
在另一实施例中，也可以通过热氧化工艺在衬底200表面、以及第一鳍部210和第二鳍部220的侧壁表面形成缓冲层，所述缓冲层的材料为氧化硅。
在其他实施例中，所述缓冲层能够为氧化硅层和氮化硅层的多层堆叠结构，所述多层堆叠结构能够进一步提高所述缓冲层的扩散阻挡作用。
请参考图5，回刻蚀所述介质层230，使所述介质层230的表面低于第一鳍部210和第二鳍部220的顶部表面。
所述回刻蚀工艺用于暴露出部分第一鳍部210和第二鳍部220的侧壁，使后续形成的栅极结构能够覆盖于所述第一鳍部210和第二鳍部220的侧壁表面。本实施例中，在所述回刻蚀工艺中，所述第一鳍部210和第二鳍部220的顶部表面具有掩膜层203进行保护。
本实施例中，所述回刻蚀工艺为各向同性干法刻蚀工艺，即所述各向同性干法刻蚀工艺在各方向上的刻蚀速率相同，能够减少刻蚀气体直接向第一鳍部210和第二鳍部220的侧壁进行轰击。
所述各向同性干法刻蚀工艺的刻蚀气体为NH3和NF3，气压为1Torr～10Torr，流量为5sccm～100sccm，功率为5W～100W。其中，所述NH3和NF3气体用于刻蚀氧化硅材料，同时不会损伤硅材料，能够在刻蚀隔离结构204的同时，避免对暴露出的鳍部210的侧壁造成损害。而且，所述刻蚀气体NH3和NF3对于氧化硅和氮化硅的刻蚀选择性较高，能够在刻蚀氧化硅时，进一步减少对氮化硅的损伤。本实施例中，所述掩膜层203的材料为氮化硅，且所述掩膜层203在所述刻蚀介质层230的过程中用于保护第一鳍部210和第二鳍部220的顶部表面，所述刻蚀气体能够保证掩膜层203在刻蚀工艺中不会被去除或减薄，从而保证了掩膜层203的保护能力。
在另一实施例中，所述回刻蚀工艺为湿法刻蚀工艺，刻蚀液包括氢氟酸溶液。采用湿法刻蚀工艺能够减少对第一鳍部210和第二鳍部220表面造成的损伤。
在回刻蚀所述介质层230后，对暴露出的部分第一鳍部210和第二鳍部220进行表面平滑处理和圆角处理。
所述平滑处理和圆角处理工艺包括：在暴露出的部分第一鳍部210和第二鳍部220表面进行氧化处理，形成氧化层；采用湿法刻蚀工艺去除所述氧化层。其中，所述氧化处理工艺为热氧化工艺或水汽氧化工艺；所述湿法刻蚀工艺的刻蚀液包括氢氟酸溶液。
在所述氧化处理工艺之后，所述第一鳍部210和第二鳍部220的顶角呈圆角，以此避免所述第一鳍部210和第二鳍部220的顶角处发生尖端放电现象，以提高所形成的鳍式场效应晶体管的稳定性。而且，在去除氧化层时，还能够消除所述第一鳍部210和第二鳍部220在前序工艺中受到的表面损伤，使所述第一鳍部210和第二鳍部220的表面形貌更佳，进而改善后续形成的所解决与所述第一鳍部210或第二鳍部220的接触界面质量，减少漏电流，提高鳍式场效应晶体管的性能。
请参考图6，在第二区域202的介质层230和第二鳍部220表面形成第一掩膜204；以所述第一掩膜204对暴露出介质层230的部分第一鳍部210底部进行第一防损伤注入工艺，在第一鳍部210内形成第一防穿通层211，所述第一防穿通层211的位置与所述介质层230表面相对应。
所述第一掩膜层204的材料为无定形碳，形成工艺为物理气相沉积工艺或化学气相沉积工艺，所述第一掩膜层204定义了需要形成第一防穿通层211的区域位置。所述无定形碳能够易于去除，且去除后对于第一鳍部210或第二鳍部220的损伤较小。
所述第一防损伤注入工艺为一种高温状态的离子注入工艺，。所述第一防损伤注入工艺的温度为300摄氏度～400摄氏度。由于所述第一防损伤注入工艺的温度较高，因此能够在进行离子注入工艺的同时，对第一鳍部210暴露出的表面进行高温修复，从而消除里因离子注入工艺而对第一鳍部210表面造成的损伤，因此在形成第一防穿通层211之后，所述第一鳍部210暴露出的表面形貌依旧良好，有利于形成性能稳定的鳍式场效应管。
所述介质层230的表面低于第一鳍部210的顶部表面，所述第一防损伤注入工艺以第一掩膜204和所述介质层230为掩膜，对暴露出的第一鳍部210底部进行注入，而且，所述第一防损伤注入工艺的注入方向能够相对于介质层230表面垂直或倾斜，因此能够使所形成的第一防穿通层211位置与介质层230的表面一致，即所述第一防穿通层211位于暴露出的部分第一鳍部210的底部。所形成的第一防穿通层211与后续形成于第一鳍部210内的源区和漏区距离接近，使所述第一防穿通层211更易于所述源区或漏区构成PN结，从而使避免源漏穿通的效果更显著，能够使所形成的鳍式场效应管的性能更稳定。
在本实施例中，所述第一区域201用于形成PMOS晶体管，所述第一防损伤注入工艺注入的离子包括N型离子，所述N型离子包括磷离子、砷离子或镓离子，所述N型离子的掺杂浓度为1E12atom/cm3～5E15atom/cm3，所述N型离子的注入能量为20KeV～60KeV。
所述第一防穿通层211能够与后续形成于第一鳍部210内的源区或漏区构成PN结，在所述源区和漏区之间形成反向隔离，从而提高所述源区和漏区之间的穿通电压，以此防止源区和漏区之间发生穿通现象。
此外，当第一区域201用于形成PMOS晶体管时，所注入的离子还包括氟离子，所述氟离子的掺杂浓度为1E12atom/cm3～5E14atom/cm3。所述氟离子能够填补第一鳍部210内的缺陷，从而减少第一鳍部210内的掺杂离子发生扩散，以此确所形成的第一防穿通层211中，掺杂离子分布较为集中。
另一实施例中，所述第一区域201用于形成NMOS晶体管，所述第一防损伤注入工艺注入的离子包括P型离子，所述P型离子包括硼离子或铟离子，所述P型离子的掺杂浓度为1E12atom/cm3～5E15atom/cm3，所述P型离子的注入能量为20KeV～60KeV。
此外，当第一区域201用于形成NMOS晶体管时，所注入的离子还包括碳离子，所述碳离子的掺杂浓度为1E12atom/cm3～5E14atom/cm3。
请参考图7，在形成第一防穿通层211之后，去除第一掩膜204（如图6所示），在第一区域201的介质层230和第一鳍部210表面形成第二掩膜205；以所述第二掩膜205对暴露出介质层230的部分第二鳍部220底部进行第二防损伤注入工艺，在第二鳍部220内形成第二防穿通层221，所述第二防穿通层221的位置与所述介质层230表面相对应。
去除所述第一掩膜204的工艺为湿法刻蚀工艺或灰化工艺，所述湿法刻蚀工艺或灰化工艺对于第一鳍部210或第二鳍部220表面的损伤较小。
所述第二掩膜205的材料为无定形碳，形成工艺为物理气相沉积工艺或化学气相沉积工艺，所述第二掩膜205定义了需要形成第二防穿通层221的区域位置。所述无定形碳易于去除，且去除后对于第一鳍部210或第二鳍部220的损伤较小。
所述第二防损伤注入工艺为一种高温状态的离子注入工艺，。所述第二防损伤注入工艺的温度为300摄氏度～400摄氏度。由于所述第二防损伤注入工艺的温度较高，因此能够在进行离子注入工艺的同时，对第二鳍部220暴露出的表面进行高温修复，从而消除里因离子注入工艺而对第二鳍部220表面造成的损伤，因此在形成第二防穿通层221之后，所述第二鳍部220暴露出的表面形貌依旧良好，有利于形成性能稳定的鳍式场效应管。
本实施例中，所述第一区域201用于形成PMOS晶体管，所述第二区域202用于形成NMOS晶体管。所述第二防损伤注入工艺注入的离子包括P型离子，所述P型离子包括硼离子或铟离子，所述P型离子的掺杂浓度为1E12atom/cm3～5E15atom/cm3，所述P型离子的注入能量为20KeV～60KeV。
所述第二防穿通层221能够与后续形成于第二鳍部220内的源区或漏区构成PN结，在所述源区和漏区之间形成反向隔离，从而提高所述源区和漏区之间的穿通电压，以此防止源区和漏区之间发生穿通现象。
此外，当第一区域210用于形成NMOS晶体管时，所注入的离子还包括碳离子，所述碳离子的掺杂浓度为1E12atom/cm3～5E14atom/cm3。所述碳离子能够填补第二鳍部220内的缺陷，从而减少第二鳍部220内的掺杂离子发生扩散，以此确所形成的第二防穿通层221中，掺杂离子分布较为集中。
另一实施例中，所述第二区域202用于形成PMOS晶体管，所述第二防损伤注入工艺注入的离子包括N型离子，所述N型离子包括磷离子、砷离子或镓离子，所述N型离子的掺杂浓度为1E12atom/cm3～5E15atom/cm3，所述N型离子的注入能量为20KeV～60KeV。
此外，当第二区域202用于形成PMOS晶体管时，所注入的离子还包括氟离子，所述氟离子的掺杂浓度为1E12atom/cm3～5E14atom/cm3。
请参考图8，在形成第二防穿通层221之后，去除所述第二掩膜205（如图7所示），并在采用退火工艺激活第一防穿通层211和第二防穿通层221。
去除所述第二掩膜205的工艺为湿法刻蚀工艺或灰化工艺，所述湿法刻蚀工艺或灰化工艺对于第一鳍部210或第二鳍部220表面的损伤较小。
经过所述退火工艺之后，第一防穿通层211和第二防穿通层221被激活，使所述第一防穿通层211或第二防穿通层221能够与后续形成于第一鳍部210或第二鳍部220内的源区和漏区构成PN结，以防止源区和漏区之间发生穿通现象。所述退火处理的温度为500℃～1000℃，所述退火工艺可以是炉管退火、快速热退火或尖峰退火工艺。
本实施例的半导体结构形成过程中，在衬底表面形成表面低于第一鳍部顶部的介质层之后，对暴露出介质层的部分第一鳍部底部进行第一防损伤注入工艺。所述第一防损伤注入工艺能够防止对第一鳍部的离子注入损伤，从而保证了经过第一放损伤工艺之后的第一鳍部表面形貌良好，继而保证了以所述第一鳍部形成的鳍式场效应管性能稳定。而且，所述第一防损伤注入工艺对暴露出的第一鳍部底部进行，使所形成的第一防穿通层的位置与所述介质层表面相对应，即所述第一防穿通层到第一鳍部的顶部距离减小，所述第一防穿通层防止源漏穿通的能力提高，所形成的鳍式场效应管性能改善。
相应的，本发明实施例还提供一种半导体结构，请继续参考图8，包括：衬底200，所述衬底200具有第一区域201，所述第一区域201的衬底200表面具有第一鳍部210；位于所述衬底200表面和第一鳍部210的侧壁表面的介质层230，所述介质层230的表面低于所述第一鳍部210顶部；位于第一鳍部210内的第一防穿通层211，所述第一防穿通层211的位置与所述介质层230表面相对应。
此外，所述衬底200还具有第二区域202，所述第二区域202的衬底200表面具有第二鳍部220，所述第二鳍部220和第一鳍部210所形成的晶体管类型相反；所述介质层230还位于所述第二鳍部220的侧壁表面，所述介质层230的表面低于第二鳍部220表面；所述第二鳍部220内具有第二防穿通层221，所述第二防穿通层221的位置与所述介质层230表面相对应。
本实施例的半导体结构中，所述第一防穿通层的位置与所述介质层表面相对应，即所述第一防穿通层到第一鳍部的顶部距离减小，所述第一防穿通层防止源漏穿通的能力提高，所形成的鳍式场效应管性能改善。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底具有第一区域，所述第一区域的衬底表面具有第一鳍部；
在所述衬底表面和第一鳍部的侧壁表面形成介质层，所述介质层的表面低于所述第一鳍部顶部；
对暴露出介质层的部分第一鳍部底部进行第一防损伤注入工艺，所述第一防损伤注入工艺能够防止对第一鳍部的离子注入损伤，在第一鳍部内形成第一防穿通层，所述第一防穿通层的位置与所述介质层表面相对应，所述第一防穿通层位于暴露出的部分第一鳍部的底部。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一防损伤注入工艺的温度为300摄氏度～400摄氏度。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，当第一区域用于形成PMOS晶体管时，所述第一防损伤注入工艺注入的离子包括N型离子，所述N型离子包括磷离子，所述N型离子的掺杂浓度为1E12atom/cm3～5E15atom/cm3。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，当第一区域用于形成PMOS晶体管时，所注入的离子还包括氟离子。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，当第一区域用于形成NMOS晶体管时，所述第一防损伤注入工艺注入的离子包括P型离子，所述P型离子包括硼离子，所述P型离子的掺杂浓度为1E12atom/cm3～5E15atom/cm3。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，当第一区域用于形成NMOS晶体管时，所注入的离子还包括碳离子。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：所述衬底具有第二区域，所述第二区域的衬底表面具有第二鳍部，所述第二鳍部和第一鳍部所形成的晶体管类型相反；所述介质层还位于所述第二鳍部的侧壁表面，所述介质层的表面低于第二鳍部表面；在形成第一防穿通层之后，对暴露出介质层的部分第二鳍部底部进行第二防损伤注入工艺，所述第二防损伤注入工艺能够防止对第二鳍部的离子注入损伤，在第二鳍部内形成第二防穿通层，所述第二防穿通层的位置与所述介质层表面相对应。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第二防损伤注入工艺的温度为300摄氏度～400摄氏度。
9.如权利要求7所述的半导体结构的形成方法，其特征在于，当第二区域用于形成PMOS晶体管时，所述第二防损伤注入工艺注入的离子包括N型离子，所述N型离子包括磷离子，所述N型离子的掺杂浓度为1E12atom/cm3～5E15atom/cm3。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，当第二区域用于形成PMOS晶体管时，所注入的离子还包括氟离子。
11.如权利要求7所述的半导体结构的形成方法，其特征在于，当第二区域用于形成NMOS晶体管时，所述第二防损伤注入工艺注入的离子包括P型离子，所述P型离子包括硼离子，所述P型离子的掺杂浓度为1E12atom/cm3～5E15atom/cm3。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，当第二区域用于形成NMOS晶体管时，所注入的离子还包括碳离子。
13.如权利要求7所述的半导体结构的形成方法，其特征在于，在所述第一防损伤注入工艺和所述第二防损伤注入工艺之后，采用退火工艺激活第一防穿通层和第二防穿通层。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一防损伤注入工艺之后，采用退火工艺激活第一防穿通层。
15.如权利要求13或14所述的半导体结构的形成方法，其特征在于，所述退火工艺为快速热退火，退火温度为500℃～1000℃。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述介质层的形成工艺包括：在衬底和第一鳍部表面形成介质膜；抛光所述介质膜并暴露出第一鳍部的顶部表面，形成介质层；回刻蚀所述介质层，使所述介质层的表面低于第一鳍部顶部。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，还包括：在回刻蚀所述介质层后，对暴露出的部分第一鳍部进行表面平滑处理和圆角处理。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，所述平滑处理和圆角处理工艺包括：在暴露出的部分第一鳍部表面进行氧化处理，形成氧化层；采用湿法刻蚀工艺去除所述氧化层。
19.一种采用如权利要求1至18任一项方法所形成的半导体结构，其特征在于，包括：
衬底，所述衬底具有第一区域，所述第一区域的衬底表面具有第一鳍部；
位于所述衬底表面和第一鳍部的侧壁表面的介质层，所述介质层的表面低于所述第一鳍部顶部；
位于第一鳍部内的第一防穿通层，所述第一防穿通层的位置与所述介质层表面相对应，所述第一防穿通层位于暴露出的部分第一鳍部的底部。
20.如权利要求19所述的半导体结构，其特征在于，还包括：所述衬底具有第二区域，所述第二区域的衬底表面具有第二鳍部，所述第二鳍部和第一鳍部所形成的晶体管类型相反；所述介质层还位于所述第二鳍部的侧壁表面，所述介质层的表面低于第二鳍部表面；所述第二鳍部内具有第二防穿通层，所述第二防穿通层的位置与所述介质层表面相对应。
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