CN116799004B - 一种半导体集成器件及其制作方法 - Google Patents

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Abstract

本发明公开了一种半导体集成器件及其制作方法，属于半导体技术领域。所述半导体集成器件包括：衬底，包括多个有源区；浅沟槽隔离结构，设置在所述有源区之间，所述浅沟槽隔离结构包括第一浅沟槽隔离结构和第二浅沟槽隔离结构，所述第一浅沟槽隔离结构高出所述衬底表面，所述第二浅沟槽隔离结构低于所述衬底表面；晶体管，设置在所述有源区上；金属电阻器，设置在所述第一浅沟槽隔离结构上；以及多晶硅电阻器，设置在所述第二浅沟槽隔离结构上。通过本发明提供的一种半导体集成器件及其制作方法，提高半导体集成器件的设计多元化，并提高半导体集成器件的性能。

Description

一种半导体集成器件及其制作方法
技术领域
本发明属于半导体技术领域，特别涉及一种半导体集成器件及其制作方法。
背景技术
在半导体集成器件中，往往将多种类型的器件集成在一起进行制作，如将电阻与晶体管在同一衬底上制作。随着集成度的不断提高，通过制作金属栅极提高晶体管的性能，以满足使用需求。其中，电阻器与模拟、射频(RF)以及混合模式电路的阻抗匹配，用来做稳压或滤噪声等作用。同样，由于技术节点不断减小，将电阻器和金属栅极的晶体管结合在同一衬底时，会增加光罩和制作的程序，增加生产成本，且获得的电阻器与集成器件的匹配率低，限制半导体集成器件的发展。
发明内容
本发明的目的在于提供一种半导体集成器件及其制作方法，通过本发明提供的半导体集成器件及其制作方法，能够提高半导体集成器件的设计多元化，并提高其性能。
为解决上述技术问题，本发明提供一种半导体集成器件，至少包括：
衬底，包括多个有源区；
浅沟槽隔离结构，设置在所述有源区之间，所述浅沟槽隔离结构包括第一浅沟槽隔离结构和第二浅沟槽隔离结构，所述第一浅沟槽隔离结构高出所述衬底表面，所述第二浅沟槽隔离结构低于所述衬底表面；
晶体管，设置在所述有源区上；
金属电阻器，设置在所述第一浅沟槽隔离结构上；以及
多晶硅电阻器，设置在所述第二浅沟槽隔离结构上。
在本发明一实施例中，所述金属电阻器中的栅极材料与所述晶体管中的栅极材料相同。
在本发明一实施例中，所述栅极材料与所述衬底之间设置界面层和栅极介质层，所述界面层设置在所述衬底上，所述栅极介质层设置在所述界面层上。
在本发明一实施例中，所述第二浅沟槽隔离的表面与所述衬底的表面之间的高度差为3nm~10nm。
本发明还提供一种半导体集成器件的制作方法，至少包括以下步骤：
提供一衬底，所述衬底包括多个有源区；
在所述衬底内形成浅沟槽隔离结构，所述浅沟槽隔离结构位于所述有源区之间，所述浅沟槽隔离结构包括第一浅沟槽隔离结构和第二浅沟槽隔离结构，所述第一浅沟槽隔离结构高出所述衬底表面，所述第二浅沟槽隔离结构低于所述衬底表面；
在所述有源区上形成晶体管；
在所述第一浅沟槽隔离结构上形成金属电阻器；以及
在所述第二浅沟槽隔离结构上形成多晶硅电阻器。
在本发明一实施例中，所述制作方法还包括：
在所述衬底上依次形成垫氧化层、垫氮化层和第一光刻胶层，所述第一光刻胶层上设置多个第一开口；
以所述第一光刻胶层为掩膜，刻蚀所述垫氮化层、所述垫氧化层和部分所述衬底，形成浅沟槽；
在所述浅沟槽内沉积绝缘介质，直至覆盖所述垫氮化层；以及
平坦化绝缘介质，部分所述浅沟槽内的所述绝缘介质与两侧的所述垫氮化层齐平，部分所述浅沟槽内的所述绝缘介质低于所述垫氮化层的表面。
在本发明一实施例中，部分所述浅沟槽内的所述绝缘介质的表面介于所述衬底和所述垫氧化层之间。
在本发明一实施例中，所述制作方法还包括：
形成所述第一浅沟槽隔离结构和所述第二浅沟槽隔离结构后；
在所述衬底上形成界面层；
在所述界面层、所述第一浅沟槽隔离结构和所述第二浅沟槽隔离结构上形成栅极介质层；
在所述栅极介质层上形成第一栅极材料层；
平坦化所述第一栅极材料层，至所述第一栅极材料层在所述衬底和第一浅沟槽隔离结构上的高度一致；
刻蚀所述第一栅极材料层，形成第一栅极结构、第二栅极结构和第三栅极结构。
在本发明一实施例中，所述第一栅极结构位于所述衬底上，所述第二栅极结构位于所述第二浅沟槽隔离结构，所述第三栅极结构位于所述第一浅沟槽隔离结构上，且所述第二栅极结构的表面低于所述第一栅极结构和所述第三栅极结构的表面，所述第一栅极结构和所述第三栅极结构的表面齐平。
在本发明一实施例中，所述制作方法还包括：
在所述衬底上形成层间介质层，直至覆盖全部栅极结构；
平坦化所述层间介质层至暴露所述第一栅极结构和所述第三栅极结构；
去除所述第一栅极材料层，以形成凹槽；以及
在所述凹槽内沉积第二栅极材料层，且所述第二栅极材料层为金属材料。
综上所述，本发明提供一种半导体集成器件及其制作方法，通过对半导体集成器件和制作方法进行改进，本申请意想不到的技术效果是能够在同一半导体集成器件中，同时形成多种电阻器，可以提供更多的电阻选择，使得集成电路的元件设计多元化。同时，在制作过程中，能够降低光罩数目，减少制作的成本。能够确保金属栅极的制作过程，提高侧墙结构的稳定。能够改善金属栅极的介质层与衬底之间的界面品质较差的问题，提高半导体集成器件的性能。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一实施例中在衬底上形成第一光刻胶层的示意图。
图2为本发明一实施例中在浅沟槽内沉积绝缘介质并平坦化的示意图。
图3为本发明一实施例中平坦化绝缘介质后的示意图。
图4为本发明一实施例中形成的第一浅沟槽隔离结构和第二浅沟槽隔离结构的示意图。
图5为本发明一实施例中形成第一栅极材料层的示意图。
图6为本发明一实施例中平坦化衬底和第一浅沟槽隔离结构上的第一栅极材料层后，形成硬质掩膜层和抗反射层的示意图。
图7为本发明一实施例多个栅极结构的分布示意图。
图8为本发明一实施例中形成轻掺杂区的示意图。
图9为本发明一实施例中形成侧墙结构的示意图。
图10为本发明一实施例中形成重掺杂区的示意图。
图11为本发明一实施例中去除衬底和第一浅沟槽隔离结构上的第一栅极材料层的示意图。
图12为本发明一实施例中形成第二栅极材料层的示意图。
图13为本发明一实施例中第二栅极材料层在衬底上的示意图。
图14为本发明一实施例中第二栅极材料层在第一浅沟槽隔离结构上的示意图。
图15为本发明一实施例中半导体集成器件的示意图。
标号说明：
10、衬底；11、垫氧化层；12、垫氮化层；13、第一光刻胶层；131、第一开口；14、绝缘介质；151、第一浅沟槽隔离结构；152、第二浅沟槽隔离结构；16、界面层；17、栅极介质层；18、第一栅极材料层；181、第一栅极结构；182、第二栅极结构；183、第三栅极结构；19、轻掺杂区；20、侧墙结构；201、硬质掩膜层；202、抗反射层；21、重掺杂区；22、层间介质层；221、凹槽；23、第二栅极材料层；231、保护层；232、功函数金属层；233、金属导电层；24、金属栅极；25、金属电阻器；26、多晶硅电阻器。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施方式的目的，不是旨在于限制本申请。
在本说明书的描述中，需要理解的是，术语中“中心”、“上”、“下”、“前”、“后”、“左”、“右”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本方案和简化描述，而不是指示或暗示所指的装置或组件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本方案的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。
本发明提供的一种半导体集成器件及其制作方法，可以在同一衬底上获得不同的电阻器，半导体集成器件的设计多元化，能够满足不同场景的使用需求。且本发明制备的半导体集成器件可广泛应用于光通信、数码显示、图像接收、光集成、交通、能源、医学、家用电器以及航空航天等各个领域。
请参阅图1所示，在本发明一实施例中，首先提供衬底10，衬底10可以为任意适于形成半导体器件的材料，例如为碳化硅（SiC）、氮化镓（GaN）、氮化铝（AlN）、氮化铟（InN）、磷化铟（InP）、砷化镓（GaAs）、硅锗（GeSi）、蓝宝石、硅片或者其它III/V化合物形成的半导体材料等，还包括这些半导体材料构成的叠层结构，或者为绝缘体上硅、绝缘体上层叠硅、绝缘体上锗化硅以及绝缘体上锗等。在本实施例中，衬底10例如为硅片半导体衬底，且衬底10可以是掺杂的衬底，又例如为P型衬底。在其他实施例中，依据制作的半导体集成器件，选择衬底的类型。
请参阅图1所示，在本发明一实施例中，在衬底10上形成垫氧化层11，垫氧化层11例如为致密的氧化硅等材料，且垫氧化层11例如可以通过干氧氧化法、湿氧氧化法或原位水汽生长法(In-Situ Steam Generation，ISSG)等方法中的任意一种方法形成。在本实施例中，例如通过干氧氧化法形成垫氧化层11，具体的，将衬底10放入例如900℃~1150℃温度下的炉管内，通入氧气，衬底10的表面与氧气在高温下反应，生成致密的垫氧化层11，且生成的垫氧化层11的质量较好。其中，垫氧化层11例如为氧化硅，且垫氧化层11的厚度例如为10nm~40nm，具体例如10nm、20nm、30nm或40nm等。
请参阅图1所示，在本发明一实施例中，在垫氧化层11上形成垫氮化层12，垫氮化层12例如为氮化硅或氮化硅和氧化硅的叠层。其中，垫氧化层11作为缓冲层可以改善衬底10与垫氮化层12之间的应力。在本实施例中，垫氮化层12例如为氮化硅，且例如可以通过低压化学气相沉积法（Low Pressure Chemical Vapor Deposition，LPCVD）等方法形成。具体例如将带有垫氧化层11的衬底10放置于充有二氯硅烷与氨气的炉管内，在压力例如为2T~10T，且在温度例如为700℃~900℃下反应，沉积垫氮化层12，且可以通过控制加热时间调整垫氮化层12的厚度。垫氮化层12的厚度例如为50nm~80nm，具体例如为50nm、60nm或70nm等，通过设置垫氮化层12，可以保护衬底10免受浅沟槽隔离结构制作过程中涉及的化学机械研磨（Chemical Mechanical Polishing，CMP）等平坦化工艺的影响。且垫氮化层12在浅沟槽形成过程中，可以作为掩膜，在对衬底10进行刻蚀时，保护有源区的衬底10不受损伤。
请参阅图1至图2所示，在本发明一实施例中，在形成垫氮化层12后，在垫氮化层12上形成第一光刻胶层13，通过曝光和显影工艺，在第一光刻胶层13上形成多个第一开口131，第一开口131用于定义浅沟槽隔离结构的位置。以第一光刻胶层13为掩膜，进行刻蚀，去除第一开口131暴露的垫氮化层12、垫氧化层11以及部分衬底10，以形成浅沟槽（图中未显示）。在本实施例中，例如采用干法刻蚀形成浅沟槽，且刻蚀气体例如包括氯气（Cl2）、三氟甲烷（CHF3）、二氟甲烷（CH2F2）、三氟化氮（NF3）、六氟化硫（SF6）或溴化氢（HBr）等中的一种或几种混合，或它们和氧气（O2）的组合。刻蚀完成后，去除第一光刻胶层13。
请参阅图2所示，在本发明一实施例中，在形成浅沟槽后，在浅沟槽内沉积绝缘介质14，直至绝缘介质14覆盖垫氮化层12的表面。在沉积绝缘介质14前，对浅沟槽进行热氧化处理，形成内衬氧化层（图中未显示），减少刻蚀损伤，减少漏电现象。本发明并不限制绝缘介质14的沉积方式，例如可以通过高密度等离子体化学气相沉积（High Density PlasmaCVD，HDP-CVD）或高深宽比化学气相沉积（High Aspect Ratio Process CVD，HARP-CVD）等方式，以形成高质量的绝缘介质14。在沉积绝缘介质14之后，可进行高温回火制程，回火温度例如为800℃~1200℃，以增加绝缘介质14的密度和应力情况。在本实施例中，绝缘介质14例如为低介电常数的氧化硅，在其他实施例中，绝缘介质14还可以为其他适用于隔离的绝缘材料。
请参阅图2至图3所示，在本发明一实施例中，在制备绝缘介质14后，对绝缘介质14进行平坦化处理，例如利用化学机械研磨平坦化绝缘介质14。在研磨过程中，控制不同区域的研磨时间，以控制不同区域的研磨量。其中，例如将部分浅沟槽内的绝缘介质14平坦化至与两侧的垫氮化层12齐平，部分浅沟槽内的绝缘介质14平坦化至低于垫氮化层12的表面，又例如绝缘介质14的表面例如位于衬底10的表面和垫氧化层11的表面之间。本发明并不限制绝缘介质14平坦化至低于垫氮化层12的具体位置，依据半导体集成器件设计要求，可以设置在任意位置。
请参阅图3至图4所示，在本发明一实施例中，在平坦化绝缘介质14后，去除衬底10上的垫氮化层12和垫氧化层11。本发明并不限制垫氮化层12和垫氧化层11的去除方法，例如采用干法刻蚀、湿法刻蚀或干法刻蚀和湿法刻蚀相结合等方法去除。在本实施例中，例如采用酸溶液对垫氮化层12进行刻蚀，具体采用体积分数例如为85%~88%的磷酸，在例如150℃~165℃的条件下，对垫氮化层12进行刻蚀。在去除垫氮化层12后，例如通过湿法刻蚀去除垫氧化层11，且湿法刻蚀的刻蚀液例如为氢氟酸或缓冲氧化物刻蚀液（Buffered OxideEtch，BOE）等，以形成第一浅沟槽隔离结构151和第二浅沟槽隔离结构152。其中，第一浅沟槽隔离结构151高于衬底10的表面，且高度差例如为10nm~25nm。由于绝缘介质14与垫氧化层11的材料相同，在刻蚀垫氧化层11的过程中，形成的第二浅沟槽隔离结构152的表面低于衬底10的表面，且高度差例如为3nm~10nm。多个浅沟槽隔离结构将衬底分隔成多个区域，将相邻浅沟槽隔离结构之间的衬底区域定义为有源区。通过控制平坦化的时间，在同一制作过程中，形成不同的浅沟槽隔离结构，以用于形成不同的电阻器。
请参阅图4至图5所示，在本发明一实施例中，在形成浅沟槽隔离结构后，在衬底10上形成界面层16，在界面层16和浅沟槽隔离结构上形成栅极介质层17。其中，界面层16例如为氧化硅层，且界面层16例如通过原位水汽生长法形成。在形成过程中，仅在衬底10的表面以及第二浅沟槽隔离结构152的侧壁暴露的衬底10上形成，且界面层16的厚度例如为0.5nm~1.5nm。在形成界面层16后，在界面层16上以及浅沟槽隔离结构上沉积栅极介质层17，且栅极介质层17例如为氧化铪（HfO2）、氮氧化铪（HfON）、氧化锆（ZrO2）、氮氧化锆（ZrON）、氧氮硅酸锆（ZrSiON）、硅酸铪（HfSiO）、氧氮硅酸铪（HfSiON）、镧氧氮化铪（HfLaON）或氧化铪铝（HfAlO）等高介电常数介质中的一种或几种混合，且栅极介质层17厚度例如为4nm~10nm。栅极介质层17例如可通过利用原子层沉积法（Atomic Layer Deposition，ALD）、金属有机气相沉积法（Metal-Organic Chemical Vapor Deposition，MOCVD）、分子束外延法（Molecular BeamEpitaxy，MBE）、化学气相沉积法或物理气相沉积法（Physical VaporDeposition，PVD）等方法形成。通过形成界面层16，能够改善栅极介质层17与衬底10之间的界面品质较差的问题，提高半导体集成器件的性能。
请参阅图5至图6所示，在本发明一实施例中，在形成栅极介质层17后，在栅极介质层17上形成保护层231，保护层231例如为氮化钛等，且保护层231例如采用原子层沉积方法（Atomic Layer Deposition，ALD）制备，保护层231的厚度依据制作要求进行选择。通过设置保护层231，可以在后续制备过程中，防止栅极介质层17受到污染或损伤，提高后续制备的金属栅极的性能。再在保护层231上形成第一栅极材料层18，第一栅极材料层18例如为多晶硅。第一栅极材料层18的厚度例如为200nm~300nm。第一栅极材料层18在第二浅沟槽隔离结构152上的高度低于在衬底10上的高度，在衬底10上的高度低于在第一浅沟槽隔离结构151的高度。对第一栅极材料层18进行平坦化处理，例如通过化学机械研磨，使得第一栅极材料层18在衬底10和第一浅沟槽隔离结构151上的高度一致，同时高于第二浅沟槽隔离结构152上的第一栅极材料层18的高度。
请参阅图5至图6所示，在本发明一实施例中，在平坦化第一栅极材料层18后，在第一栅极材料层18上依次形成硬质掩膜层201和抗反射层202。硬质掩膜层201例如为氮化硅、氮化钛或氮碳化硅等中的一种或多种，且硬质掩膜层201的沉积方法和厚度依据制作要求进行选择。抗反射层202例如为氮氧化硅等，且抗反射层202的沉积方法和厚度依据制作要求进行选择，以确保在形成栅极结构的过程中，保证栅极结构的结构完整性。
请参阅图6至图7所示，在本发明一实施例中，在形成抗反射层202后，在抗反射层202上形成图案化光阻层（图中未显示），以定位栅极结构的位置。以图案化光阻层为掩膜，通过干法刻蚀或湿法刻蚀，刻蚀抗反射层202、硬质掩膜层201、第一栅极材料层18、保护层231和栅极介质层17，形成多个栅极结构。在本实施例中，将衬底10上的栅极结构定义为第一栅极结构181，第一栅极结构181位于相邻浅沟槽隔离结构的中间位置。将第二浅沟槽隔离结构152上的栅极结构定义为第二栅极结构182，将相邻第一栅极结构181之间的第一浅沟槽隔离结构151上的栅极结构定义为第三栅极结构183。其中，第二栅极结构182的表面低于第一栅极结构181和第三栅极结构183的表面，第一栅极结构181和第三栅极结构183的表面齐平。
请参阅图7至图8所示，在本发明一实施例中，在形成栅极结构后，在第一栅极结构181两侧的衬底内中形成轻掺杂区19。其中，轻掺杂区19的掺杂离子例如通过离子注入形成，且注入的离子类型与衬底中的离子类型相反。在本实施例中，轻掺杂区19内的掺杂离子例如为磷（P）或砷（As）等N型杂质。在注入掺杂离子的过程，形成的轻掺杂区19与第一栅极结构181部分交叠。
请参阅图8至图9所示，在本发明一实施例中，在形成轻掺杂区后，在第一栅极结构181的两侧形成侧墙结构20。具体的，在衬底和栅极结构上形成侧墙介质层（图中未显示），且侧墙介质层例如为氧化硅、氮化硅或氧化硅和氮化硅叠层等，然后例如采用干法刻蚀等刻蚀工艺去除部分侧墙介质层，保留第一栅极结构181两侧的侧墙介质层，形成侧墙结构20。且侧墙结构20的高度与第一栅极结构181的高度一致，侧墙结构20的宽度由第一栅极结构181的顶部至底部逐渐增加。在本实施例中，侧墙结构例如为氧化硅和氮化硅叠层，以确保在金属栅极的制作过程，侧墙结构的稳定，减少侧墙结构在后续制程中的损失。
请参阅图9至图10所示，在本发明一实施例中，在形成侧墙结构20后，在第一栅极结构181的两侧形成重掺杂区21。其中，重掺杂区21的掺杂离子例如为通过离子注入形成，且注入的离子类型与衬底10中的离子类型相反。在本实施例中，重掺杂区21内的掺杂离子例如为磷（P）或砷（As）等N型杂质。且重掺杂区21的掺杂浓度大于轻掺杂区19的掺杂浓度，同时重掺杂区21的深度大于轻掺杂区19的深度。在注入掺杂离子的过程，形成的重掺杂区21与侧墙结构20远离第一栅极结构181的一侧边缘对齐。在重掺杂区21形成后，对重掺杂区21和轻掺杂区19进行激活，例如将衬底10进行快速热退火。通过快速热退火，能够修复制作过程中产生的晶格缺陷、激活掺杂离子和最小化掺杂离子扩散三者之间取得优化，进而激活重掺杂区和轻掺杂区，且快速热退火还能减小瞬时增强扩散。
请参阅图10至图11所示，在本发明一实施例中，在形成重掺杂区21后，在衬底10上形成层间介质层22，层间介质层22覆盖全部的栅极结构和侧墙结构20。其中，层间介质层22例如为氧化硅，且例如通过化学气相沉积法等方法获得。在其他实施例中，层间介质层22例如为氟化硅（SiF）、碳氧化硅（SiOC）或氟氧化硅（SiOF）等材料，本发明不做具体限制。在形成层间介质层22后，对层间介质层22进行平坦化处理，例如利用化学机械研磨平坦化层间介质层22。在研磨过程中，控制研磨时间，以控制层间介质层22的表面与第一栅极结构181和第三栅极结构183的表面齐平。在平坦化过程中，由于第二栅极结构182低于第一栅极结构181和第三栅极结构183，因此，在平坦化后，第二栅极结构182上剩余部分层间介质层22，未暴露出第二栅极结构182的表面。
请参阅图11所示，在本发明一实施例中，在平坦化层间介质层22后，去除第一栅极材料层18，以形成凹槽221。在去除第一栅极材料层18时，可采用干法刻蚀、湿法刻蚀或干法刻蚀和湿法刻蚀相结合。采用干法刻蚀时，可以选择氯气、溴气、氦气或溴化氢等，或者其中至少一种气体和氧气的混合气体，干法刻蚀各向异性、选择性好以及刻蚀效率高，以确保第一栅极材料层18无残留。在刻蚀过程中，刻蚀至暴露保护层231后，停止刻蚀，且侧墙结构20保留，用来定位金属栅极的位置并作为后期制备的金属栅极的侧墙结构。
请参阅图11至图14所示，在本发明一实施例中，在去除第一栅极材料层18后，在凹槽221内沉积第二栅极材料层23，直至覆盖层间介质层22。然后对第二栅极材料层23进行平坦化处理，以形成金属栅极。在本实施例中，第二栅极材料层23例如为金属材料，且第二栅极材料层23例如为单层金属、多层金属或金属化合物堆叠等结构。其中，第二栅极材料层23位于衬底10以及第一浅沟槽隔离结构151上。
请参阅图11至图14所示，在本发明一实施例中，图13为第二栅极材料层23在衬底10上的结构示意图，图14为第二栅极材料层23在第一浅沟槽隔离结构151上的结构示意图。其中，第二栅极材料层23包括功函数金属层232和金属导电层233，功函数金属层232设置在保护层231上，金属导电层233设置在功函数金属层232上。在本实施例中，功函数金属层232例如为N型功函数金属层，其材料可以为氮化钽、氮化钛、铝化钛（TiAl）、氮化钛铝（TiAIN）或氮化钨（WN）等中的一种或叠层。在本实施例中，功函数金属层232例如为铝化钛层和氮化钛的叠层，其中铝化钛层设置在保护层231上，氮化钛设置在铝化钛层上，且功函数金属层232例如通过等离子体增强化学的气相沉积法(Plasma Enhanced Chemical VaporDeposition，PECVD)、原子层沉积或物理气相沉积等方法形成。在功函数金属层232层上形成金属导电层233，且金属导电层233例如为金属钨、铜或银等导电性较好的金属，提高晶体管的电性性能，金属导电层233例如通过磁控溅射或蒸镀等方式形成。
请参阅图11和图15所示，在本发明一实施例中，在形成第二栅极材料层23后，去除层间介质层22，形成半导体集成器件。在去除层间介质层22后，还可以去除衬底10上的界面层16，再进行金属硅化物、导电插塞以及金属布线层等的制作，可以采用任意适用的方法制作，本发明不作具体描述。其中，将衬底上的第二栅极材料层23定义为金属栅极24，以形成晶体管。将第一浅沟槽隔离结构151上的第二栅极材料层23定义为金属电阻，以形成金属电阻器25。将第二浅沟槽隔离结构152上的第二栅极结构182定义为多晶硅电阻，以形成多晶硅电阻器26。即在同一半导体集成器件中，同时形成多种电阻器，可以提供更多的电阻选择，使得集成电路的元件设计多元化。同时，在制作过程中，金属电阻器25和金属栅极24同步制作，且多晶硅电阻器26不受影响，能够降低光罩数目，减少制作的成本。
综上所述，本发明提供一种半导体集成器件及其制作方法，通过对半导体集成器件和制作方法进行改进，本申请意想不到的技术效果是能够在同一半导体集成器件中，同时形成多种电阻器，可以提供更多的电阻选择，使得集成电路的元件设计多元化。同时，在制作过程中，能够降低光罩数目，减少制作的成本。通过设置氧化硅和氮化硅叠层的侧墙结构，能够确保金属栅极的制作过程，提高侧墙结构的稳定。通过形成界面层，能够改善金属栅极的介质层与衬底之间的界面品质较差的问题，提高半导体集成器件的性能。
本发明所示实施例的上述描述(包括在说明书摘要中所述的内容)并非意在详尽列举或将本发明限制到本文所公开的精确形式。尽管在本文仅为说明的目的而描述了本发明的具体实施例和本发明的实例，但是正如本领域技术人员将认识和理解的，各种等效修改是可以在本发明的精神和范围内的。如所指出的，可以按照本发明所述实施例的上述描述来对本发明进行这些修改，并且这些修改将在本发明的精神和范围内。
以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明，本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案，例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。除说明书所述的技术特征外，其余技术特征为本领域技术人员的已知技术，为突出本发明的创新特点，其余技术特征在此不再赘述。

Claims (8)

1.一种半导体集成器件的制作方法，其特征在于，至少包括以下步骤：
提供一衬底，所述衬底包括多个有源区；
在所述衬底内形成浅沟槽隔离结构，所述浅沟槽隔离结构位于所述有源区之间，所述浅沟槽隔离结构包括第一浅沟槽隔离结构和第二浅沟槽隔离结构，所述第一浅沟槽隔离结构高出所述衬底表面，所述第二浅沟槽隔离结构低于所述衬底表面；
在所述有源区上形成晶体管；
在所述第一浅沟槽隔离结构上形成金属电阻器；以及
在所述第二浅沟槽隔离结构上形成多晶硅电阻器；
其中，所述浅沟槽隔离结构的制作方法包括：
在所述衬底上依次形成垫氧化层、垫氮化层和第一光刻胶层，所述第一光刻胶层上设置多个第一开口；
以所述第一光刻胶层为掩膜，刻蚀所述垫氮化层、所述垫氧化层和部分所述衬底，形成浅沟槽；
在所述浅沟槽内沉积绝缘介质，直至覆盖所述垫氮化层；以及
平坦化绝缘介质，部分所述浅沟槽内的所述绝缘介质与两侧的所述垫氮化层齐平，部分所述浅沟槽内的所述绝缘介质低于所述垫氮化层的表面。
2.根据权利要求1所述的半导体集成器件的制作方法，其特征在于，所述金属电阻器中的栅极材料与所述晶体管中的栅极材料相同。
3.根据权利要求2所述的半导体集成器件的制作方法，其特征在于，所述栅极材料与所述衬底之间设置界面层和栅极介质层，所述界面层设置在所述衬底上，所述栅极介质层设置在所述界面层上。
4.根据权利要求1所述的半导体集成器件的制作方法，其特征在于，所述第二浅沟槽隔离的表面与所述衬底的表面之间的高度差为3nm~10nm。
5.根据权利要求1所述的半导体集成器件的制作方法，其特征在于，部分所述浅沟槽内的所述绝缘介质的表面介于所述衬底和所述垫氧化层之间。
6.根据权利要求1所述的半导体集成器件的制作方法，其特征在于，所述制作方法还包括：
形成所述第一浅沟槽隔离结构和所述第二浅沟槽隔离结构后；
在所述衬底上形成界面层；
在所述界面层、所述第一浅沟槽隔离结构和所述第二浅沟槽隔离结构上形成栅极介质层；
在所述栅极介质层上形成第一栅极材料层；
平坦化所述第一栅极材料层，至所述第一栅极材料层在所述衬底和第一浅沟槽隔离结构上的高度一致；
刻蚀所述第一栅极材料层，形成第一栅极结构、第二栅极结构和第三栅极结构。
7.根据权利要求6所述的半导体集成器件的制作方法，其特征在于，所述第一栅极结构位于所述衬底上，所述第二栅极结构位于所述第二浅沟槽隔离结构，所述第三栅极结构位于所述第一浅沟槽隔离结构上，且所述第二栅极结构的表面低于所述第一栅极结构和所述第三栅极结构的表面，所述第一栅极结构和所述第三栅极结构的表面齐平。
8.根据权利要求7所述的半导体集成器件的制作方法，其特征在于，所述制作方法还包括：
在所述衬底上形成层间介质层，直至覆盖全部栅极结构；
平坦化所述层间介质层至暴露所述第一栅极结构和所述第三栅极结构；
去除所述第一栅极材料层，以形成凹槽；以及
在所述凹槽内沉积第二栅极材料层，且所述第二栅极材料层为金属材料。
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