CN103165466A - 包括多晶硅电阻器和金属栅极电阻器的半导体器件及其制造方法 - Google Patents

包括多晶硅电阻器和金属栅极电阻器的半导体器件及其制造方法 Download PDF

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Abstract

所描述的方法包括提供半导体衬底。在半导体衬底上方形成第一栅极结构，并且邻近第一栅极结构形成牺牲栅极结构。使用代替栅极方法，可以将牺牲栅极结构用于形成金属栅极结构。形成覆盖第一栅极结构和牺牲栅极结构的介电层。介电层在第一栅极结构的顶面上方具有第一厚度，并且在牺牲栅极结构的顶面上方具有的第二厚度，第二厚度小于第一厚度(例如，参见图5、图15、图26)。从而，介电层的随后平坦化工艺可以不与第一栅极结构接触。本发明还提供了包括多晶硅电阻器和金属栅极电阻器的半导体器件及其制造方法。

Description

包括多晶硅电阻器和金属栅极电阻器的半导体器件及其制造方法
技术领域
本公开内容一般地涉及半导体器件以及在衬底上方形成半导体器件的方法。
背景技术
半导体器件的几何形状的尺寸不断大幅减小。现今的制造工艺通常生产特征尺寸小于65nm的器件。然而，解决与实现新工艺和设备技术相关的问题，同时不断满足器件要求变得更具有挑战性。例如，金属氧化物半导体(MOS)晶体管通常形成有多晶硅栅电极。多晶硅具有有利的热电阻特性并且可以允许形成自对准源极/漏极结构。为了不断满足性能要求，期望用金属栅电极代替集成电路的一些多晶硅栅电极。实现金属栅极的一种方法被称为“后栅极”或“替换栅极”方法。在这种方法中，最初形成伪(例如，牺牲)多晶硅栅极，实施与半导体器件相关的多种工艺，并且随后去除伪栅极并且用金属栅极替代。
替换栅极工艺包括可能导致栅极高度不均匀问题的一次或多次化学机械抛光(CMP)工艺。这依次可能导致半导体器件(例如，电阻器)性能的改变。从而，虽然当前方法和器件在许多方面能够充分和有效地实现其目的，但期望改进工艺和生成的器件。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种方法，包括：提供半导体衬底；在所述半导体衬底上方形成第一栅极结构；在邻近所述第一栅极结构的所述半导体衬底上方形成牺牲栅极结构；以及形成覆盖所述第一栅极结构和所述牺牲栅极结构的介电层，其中，所述介电层在所述第一栅极结构的顶面上方具有第一厚度并且在所述牺牲栅极结构的顶面上方具有第二厚度，其中，所述第二厚度小于所述第一厚度。
该方法进一步包括：平坦化覆盖所述第一栅极结构和所述牺牲栅极结构的所述介电层，其中，通过平坦化去除所述牺牲栅极结构上方的所述介电层。
在该方法中，在所述平坦化之间和之后，所述介电层的一部分保留在所述第一栅极结构的所述顶面上方。
在该方法中，形成所述第一栅极结构和形成所述牺牲栅极结构包括：形成多晶硅层；在所述多晶硅层上方形成掩模元件；以及使用所述掩模元件蚀刻所述多晶硅层，以形成所述第一栅极结构和所述牺牲栅极结构。
在该方法中，形成所述第一栅极结构和形成所述牺牲栅极结构进一步包括：沉积位于所述多晶硅层下方的栅极介电材料层；以及使用所述掩模元件蚀刻所述栅极介电材料层，以形成所述第一栅极结构和所述牺牲栅极结构。
该方法进一步包括：掺杂所述多晶硅层。
在该方法中，在所述多晶硅层上方设置所述掩模元件的同时并且在蚀刻所述多晶硅层之前，实施掺杂。
在该方法中，所述第一厚度比所述第二厚度大至少约25纳米。
根据本发明的另一方面，提供了一种方法，包括：提供具有第一表面的衬底；在所述衬底中形成凹部，从而提供凹进区，所述凹进区具有所述第一表面和第二表面，所述第一表面与所述第二表面以一距离间隔开；在所述第二表面上的凹部中形成多晶硅栅极结构；在所述第一表面上方形成牺牲栅极结构；以及形成覆盖所述多晶硅栅极结构和所述牺牲栅极结构的介电层。
在该方法中，形成所述凹部包括：在所述衬底的隔离区中形成凹部。
在该方法中，形成所述凹部包括：在多个隔离区中形成凹部，其中，有源区介于所述多个隔离区之间。
该方法进一步包括：平坦化所述介电层，直到暴露所述牺牲栅极结构的顶面并且所述介电层的一部分保持覆盖所述多晶硅栅极结构。
该方法进一步包括：在平坦化所述介电层之后，去除所述牺牲栅极结构以形成开口；以及在所述开口中形成金属栅电极。
在该方法中，所述凹部的深度大于约25nm。
该方法进一步包括：在所述多晶硅栅极结构和所述牺牲栅极结构上方形成接触蚀刻停止层(CESL)，其中，所述CESL位于所述介电层下方。
根据本发明的又一方面，提供了一种方法，包括：提供具有多晶硅层的衬底；在所述多晶硅层中蚀刻凹部，以提供具有第一厚度的第一部分和具有第二厚度的第二部分，所述第二厚度小于所述第一厚度；在蚀刻所述多晶硅层之后，图案化所述多晶硅层，以形成第一栅极结构和第二栅极结构，其中，在所述多晶硅层的第一部分中形成所述第一栅极结构，并且在所述多晶硅层的第二部分中形成所述第二栅极结构；去除所述第一栅极结构以形成开口；以及在所述开口中形成金属栅极结构。
该方法进一步包括：在所述多晶硅层中蚀刻所述凹部之前，掺杂所述多晶硅层，其中，掺杂产生所述多晶硅层的富硼第二部分。
在该方法中，蚀刻所述凹部包括：使用所述多晶硅层的所述富硼第二部分作为蚀刻停止层。
在该方法中，所述第二厚度在约25纳米和约80纳米之间，所述第二厚度小于所述第一厚度。
该方法进一步包括：在所述第一栅极结构和第二栅极结构上方形成层间介电(ILD)层，其中，所述ILD层在所述第一栅极结构上方具有第三厚度并且在所述第二栅极结构上方具有第四厚度，所述第四厚度大于所述第三厚度。
附图说明
当结合附图进行阅读时，通过以下详细说明可以最好地理解本公开内容的多个方面。应该强调的是，根据工业中的标准实践，多种部件没有按比例绘制。事实上，为了论述清楚起见，多种部件的尺寸可以任意增加或减小。
图1是根据本公开内容的一个或多个方面的制造半导体器件的方法的实施例的流程图。
图2是根据本公开内容的一个或多个方面的包括制造半导体器件的图1的方法的实施例的流程图。
图3-图10示出对应于图1的方法的一个或多个步骤的半导体器件的实施例的横截面图。
图11是根据本公开内容的一个或多个方面的包括制造半导体器件的图1的方法的实施例的流程图。
图12-图21示出对应于图11的方法的一个或多个步骤的半导体器件的实施例的横截面图。
图22-图31示出对应于图11的方法的一个或多个步骤的半导体器件的另一个实施例的横截面图。
具体实施方式
应该理解，以下公开内容提供了用于实现本发明的不同部件的多个不同实施例或实例。以下描述组件和布置的特定实例以简化本公开内容。当然，这些仅是实例并不打算限定。而且，以下说明中的第一部件形成在第二部件上方或上可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且还可以包括形成介于第一部件和第二部件之间的额外部件，使得第一部件和第二部件可以不直接接触的实施例。类似地，提供诸如“上方”或“下方”等的空间相对位置的术语仅用于便于说明并且不用于提供绝对定向(例如，器件可以被翻转，使得“顶部”变为“底部”)。为了简单和清楚起见，多种部件可以按不同比例绘制。
现在参考图1，示出制造半导体器件的方法100的实施例。在图2和图11的方法中进一步详细地描述图1的多个方面。而且，应该理解，方法100包括具有互补金属氧化物半导体(CMOS)技术工艺流程的特征步骤，从而在此仅简单地进行描述。在方法100之前、之后、和/或之间可以实施额外步骤。
方法100开始于框102，其中，提供半导体衬底。半导体衬底可以是硅衬底。可选地，衬底可以包括：另一个元素半导体，诸如，锗；化合物半导体，包括：碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAS、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或其组合。在又一可选实施例中，衬底是绝缘体上半导体(SOI)。在其他可选实施例中，半导体衬底可以包括掺杂外延层、梯度半导体层、和/或覆盖不同类型的另一半导体层的半导体层，诸如，在硅锗层上方的硅层。衬底可以包括掺杂区，诸如p-阱和n-阱。
半导体衬底可以包括：隔离件，形成在衬底上方，并且用于隔离衬底的多个区域。隔离件可以由氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)、低-k介电材料、和/或其他适当绝缘材料形成。隔离件可以是浅沟槽隔离(STI)部件、局部氧化(例如，LOCOS)、和/或其他适当隔离件。在实施例中，隔离件是STI部件，并且通过在衬底中蚀刻沟槽形成该隔离件。然后，沟槽填充有隔离材料，随后进行化学机械抛光(CMP)。有源区可以介于隔离件之间。
然后，方法100进行至步骤104，其中，在衬底上方形成栅极结构。栅极结构可以包括栅极介电层、多晶硅或非晶硅栅电极、和/或其他适当层。在实施例中，栅极介电层是二氧化硅。二氧化硅可以是热生长氧化物。可以通过沉积多晶硅(或非晶硅)层形成栅电极。然后，可以将多晶硅(或非晶Si)层图案化为和蚀刻成一个或多个多晶硅栅电极。
如以下参考框106描述的，可以形成多晶硅栅电极，使得其顶面位于形成在衬底上方的一个或多个牺牲栅极结构的顶面下方。通过提供较低栅极高度，在凹部中形成多晶硅栅极结构，和/或其他实施方式，与牺牲栅极结构的顶面相比，该顶面可以是凹进的。以下通过具体实施例论述这些实施方式。
然后，方法100进行至框106，其中，形成牺牲栅极结构。在框106中形成的牺牲栅极结构是在随后形成金属栅极的位置中提供的伪结构。该工艺通常被称作后栅极工艺或替换栅极工艺。可以同时实施框106和框104。
牺牲栅极结构可以包括多晶硅伪栅电极。例如通过物理汽相沉积(PVD)或化学汽相沉积(CVD)来沉积伪栅电极材料。牺牲栅极结构可以进一步包括位于多晶硅伪栅电极下方的栅极介电层。在实施例中，栅极介电层形成为牺牲栅极结构的一部分并且其本身是伪(例如，牺牲)层。伪栅极介电层可以是热生长氧化物，诸如，二氧化硅(还称为氧化硅)。在方法100的可选实施例中，可以不牺牲在框106中形成的栅极介电层而是保留在衬底上方(例如，如在先高-k栅极介电层，后栅极工艺中)。在这样的实施例中，栅极介电层可以是高-k介电材料。高-k介电层可以包括氧化铪(HfO2)。可选地，高-k介电层可以可选地包括其他高-k介电材料，诸如，TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、其组合、或其他适当材料。可以通过原子层沉积(ALD)和/或其他适当方法形成高-k介电层。可以同时形成栅极介电层和/或多晶硅伪栅电极和框104的栅极介电层和/或多晶硅栅电极。
在方法100的又一工艺中，在实施例中，如在本领域中已知的，在牺牲栅极结构和/或多晶硅栅极结构的侧壁上形成隔离元件。隔离元件可以包括氮化硅、氧化硅、氮氧化硅、和/或其他适当介电材料。在实施例中，侧壁隔离件包括多层，例如，衬里层。在形成隔离元件之前可以形成(例如，离子注入)源极区和/漏极区(例如，低-剂量漏极区)。
在又一工艺中，在形成隔离元件之后，还在衬底上方形成源极区/漏极区。源极区/漏极区可以与牺牲栅电极的晶体管和/或形成在衬底上方的其他半导体器件相关。可以通过诸如离子注入、热扩散、外延生长、和/或其他适当工艺的工艺形成源极区/漏极区。在实施例中，源极区/漏极区包括形成在衬底上和/或上方的外延区。
然后，方法100进行至框108，其中，在栅极结构(如以上参考框104和106描述的)上方形成介电层。介电层可以称为层间介电(ILD)层。ILD层形成栅极结构上方并且介于栅极结构之间。可以通过化学汽相沉积(CVD)、高密度等离子体CVD(HDP-CVD)、旋涂沉积、物理汽相沉积(PVD或溅射)、或其他适当方法形成ILD层。ILD层可以包括：氧化硅、氮氧化硅、低-k材料、和/或其他适当电介质。
然后，方法100进行至框110，其中，平坦化介电层(例如，ILD层)。ILD层可以共形地沉积在衬底上方并且实施CMP工艺以平坦化材料。以上参考框106描述的牺牲栅极结构可以用作CMP工艺的平坦化停止层。换句话说，CMP工艺可以在暴露牺牲栅极结构的顶面处停止。如上所述，以上参考框104描述的多晶硅栅极结构的顶面可以位于牺牲栅极结构的顶面下方。从而，在CMP工艺期间和完成时，保持由ILD层保护(例如，包围或覆盖)多晶硅栅极结构。
然后，方法100进行至框112，其中，随后进行替换栅极工艺，从衬底去除牺牲栅极结构并且用金属栅极结构(例如，包括金属栅电极)代替。如通常在替换栅极工艺中实施牺牲结构的去除，该牺牲结构的去除提供了要形成金属栅极的开口。牺牲栅极结构去除可以包括去除伪栅电极和/或伪栅极介电层。可以通过例如NH4OH、稀释-HF、和/或其他适当蚀刻剂的蚀刻溶液来去除牺牲栅极结构。在可选实施例中，可以通过适当干蚀刻工艺去除牺牲栅极结构。示例性蚀刻剂包括基于氟和/或氯的蚀刻剂。去除伪栅极介电层的示例性工艺包括液相或汽相稀释HF。
然后，可以在通过去除牺牲栅极结构提供的开口中形成金属栅极结构。金属栅极结构可以包括：界面层、栅极介电层、功函层、填充金属层和/或用于金属栅极结构的其他适当材料。在其他实施例中，金属栅极结构可以进一步包括：保护层、蚀刻停止层、和/或其他适当材料。界面层可以包括介电材料，诸如氧化硅层(SiO2)或氮氧化硅(SiON)。可以通过化学氧化、热氧化、原子层沉积(ALD)、CVD、和/或其他适当电介质来形成界面介电层。栅极介电层可以包括：二氧化硅或其他适当电介质。在实施例中，栅极介电层是高-k介电层。(如上所述，在可选实施例中，方法100可以包括先栅极介电层工艺，其中，不去除形成在伪栅电极下方的栅极介电层。)高-k介电层可以包括氧化铪(HfO2)。可选地，高-k介电层可以可选地包括其他高-k电介质，诸如，TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、其组合、和/或其他适当材料。可以通过原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、和/或其他适当方法形成栅极介电层。
示例性p-型功函金属包括：TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他适当p-型功函材料、或其组合。示例性n-型功函金属包括：Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他适当n-型功函材料、或其组合。功函值与功函层的材料成分相关，从而选择第一功函层的材料以调节其功函值，使得在器件(要在对应区域中形成的)中实现期望阈值电压Vt。可以通过CVD、PVD、和/或其他适当工艺沉积功函层。填充金属层可以包括Al、W、或Cu和/或其他适当材料。可以通过CVD、PVD、电镀、和/或其他适当工艺形成填充金属层。在功函金属层上方沉积填充金属层，并且从而填充在通过去除伪栅电极形成的沟槽或开口的剩余部分中。
在用于形成金属栅极结构的典型工艺期间，实施一次或多次平坦化(例如，CMP)工艺。注意，在实施例中，在形成金属栅极结构期间(包括在CMP工艺期间)，保持通过介电层(例如，ILD层，如以上参考框1 08描述的)保护多晶硅栅极(以上参考框104描述的)。即，多晶硅栅极结构的顶面位于ILD层下方，使得提供的平坦化工艺没有与多晶硅栅极结构接触。
从而，图1的方法100提供允许减小栅极高度可变性的实施例。例如，当通过层(例如，ILD层)保护多晶硅栅极时，形成在半导体衬底上方的多晶硅电阻器的可变性减小。从而，平坦化工艺没有暴露多晶硅栅极，平坦化工艺可能有助于栅极高度变化。
现在参考图2，示出用于在替换栅极工艺中提供多晶硅电阻器的方法200。方法200可以是方法100的实施例。图3至图10是根据图2的方法200的多个阶段的半导体器件300的实施例的横截面图。应该理解，可以通过互补金属氧化物半导体(CMOS)技术工艺流程制造半导体器件300的部件，并且从而在此仅简单描述一些工艺。而且，半导体器件300可以包括多种其他器件和部件，诸如，其他类型的器件，例如，额外晶体管、双极结型晶体管、电阻器、电容器、二极管、熔丝等，但是为了更好地理解本公开内容的发明思想，简化了该半导体器件。半导体器件300包括可以互连的多个半导体器件(例如，晶体管)。
方法200开始于框202，其中，提供半导体衬底。半导体衬底可以基本类似于以上参考方法200的框1 02论述的半导体衬底。参考图3的实例，示出半导体衬底302。半导体衬底302包括介于多个隔离区304之间的有源区306。隔离区304可以是浅沟槽隔离(STI)部件。隔离区304可以由氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)、低-k介电材料、和/或其他适当绝缘材料形成。在实施例中，可以通过在衬底中蚀刻沟槽形成隔离区304。然后，沟槽填充有隔离材料，随后进行化学机械抛光(CMP)。
然后，方法200进行至框204，其中，在衬底上方形成多晶硅层。例如通过物理汽相沉积(PVD)或化学汽相沉积(CVD)形成多晶硅层。多晶硅层的厚度可以在约50纳米(nm)和约120nm之间。例如，包括栅极介电层的一层或多层可以形成在多晶硅层下方。
在实施例中，可以掺杂多晶硅层。例如，掺杂剂可以提供适当阻抗(例如，薄层电阻(Rs)控制)。在实施例中，实施预非晶化注入(PAI)。掺杂可以包括：通过离子注入注入适当掺杂剂，包括碳、硼、砷、BF2、和/或其他适当掺杂剂。
然后，方法进行至框206，其中，在多晶硅层中形成凹部。凹部包括：去除多晶硅层的一部分的区域，使得形成多晶硅层的厚度减小的区域。形成凹部可以包括在多晶硅层的一部分上方形成掩模元件，同时暴露形成凹部的层的一部分。可以通过干蚀刻、湿蚀刻、和/或其他适当工艺形成凹部。可以通过半导体器件的设计约束(design constraint)来确定凹部尺寸和/或位置。如上所述，在随后形成多晶硅栅极结构的栅极的区域中形成凹部。
参考图3的实例，在多晶硅层310中形成凹部308。在限定凹部308的区域的多晶硅层310上方形成掩模元件312。在实施例中，掩模元件312包括光刻胶。掩模元件312可以进一步包括硬掩模层、防反射涂层、和/或本领域中已知的其他适当层。
设置在凹部308下方的变薄的多晶硅层310可以具有厚度t1。厚度t1可以在约10nm和约50nm之间。多晶硅层310中的凹部308具有深度t2。深度t2可以在约20nm和约90nm之间。在另一实施例中，深度t2可以在约30nm和约40nm之间。
在实施例中，凹部308设置在隔离区304上方。然而，其他实施例可能包括全部或部分设置在有源区306上方的凹部308。
在实施例中，可以在制造凹部的回蚀工艺之前掺杂多晶硅层。在实施例中，可以形成多晶硅层中的凹部，并且随后可以掺杂凹进层。在又一实施例中，在多晶硅层中形成凹部之前和之后都可以引入掺杂剂。可以在形成掩模元件之前、在形成掩模元件之后、和/或在去除掩模元件之后实施掺杂。在实施例，单个掩模限定用于引入掺杂剂的区域和用于凹部的区域。以下描述多种掺杂结构和凹部的形成。这些示例性实施例不是为了穷举本发明或者限制本发明。而且，可以结合所描述的实施例的一个或多个方面、和/或省略步骤，从而形成多个额外实施例。
在实施例中，形成和注入多晶硅层。注入可以包括：穿过部分多晶硅层(例如，在形成凹部的区域)的浅砷注入和/或穿过所有多晶硅层的深硼(B或BF2)注入。从而，多晶硅层可以被配置成具有第一富As部分和下方的第二富B部分。在形成凹部时，蚀刻工艺可以在富B区处自己停止(例如，去除富As区)。在这种实施例中，具有厚度t1的多晶硅层可以是富硼区。
在另一个实施例中，多晶硅层的形成包括PAI，随后蚀刻凹部，并且随后进行离子注入工艺。例如，可以实施Ge PAI。随后的离子注入工艺可以包括碳注入工艺和/或硼(或In)注入工艺。在实施例中，可以形成多晶硅层(或其部分)，该多晶硅层具有上面的PAI部分、中间的富C部分、以及下面的富B部分。可以在形成凹部时去除非晶硅(PAI)部分(从而，将自然蚀刻停止层设置在下面的部分处)。在一个实施例中，富B部分提供用于该层的蚀刻停止层。
在又一个实施例中，沉积多晶硅层。然后，在多晶硅层中形成凹部(例如，通过适当蚀刻工艺)。可以对变薄的多晶硅层实施PAI工艺和/或适当的离子注入。PAI工艺可以是Ge PAI。注入可以是BF2注入、C注入、和/或其他适当掺杂剂注入。可以引入穿过多晶硅层的掺杂剂或仅在具有凹部的区域处引入掺杂剂。
然后，方法200进行至框208，其中，将多晶硅层图案化为多晶硅栅极结构和牺牲栅极结构。多晶硅栅极结构和/或牺牲栅极结构可以基本类似于以上参考方法100论述的多晶硅栅极结构和/或牺牲栅极结构。可以使用光刻、蚀刻、和/或本领域中已知的其他适当工艺提供图案化。
参考图4的实例，多晶硅层310已经被图案化成多个牺牲栅极结构402和多晶硅栅极结构404。多晶硅栅极结构404包括高度t1。如上所述，t1可以在约10nm和约50nm之间。多晶硅栅极结构404可以是伪结构(例如，形成在隔离区304上方)。然而，其他实施例也是可能的。将图案化的硬掩模层406用作掩模元件，从而形成牺牲栅极结构402和多晶硅栅极结构404。硬掩模层406可以是氧化硅、氮化硅、氮氧化硅、碳化硅、和/或其他适当介电材料。可以从衬底302基本上去除硬掩模406。
将牺牲栅极结构402和多晶硅栅极结构404的高度差示出为t3。在实施例中，高度t3大于约25nm。在实施例中，高度t3小于约80nm。图4示出多晶硅电阻器的栅极高度t1小于牺牲栅极结构的栅极高度t4。在实施例中，t4在约35nm和约130nm之间。
然后，方法200进行至框210和212，其中，分别形成隔离元件和蚀刻停止层。隔离元件可以基本类似于以上参考图1论述的隔离元件。蚀刻停止层可以是接触蚀刻停止层(CESL)。用于蚀刻停止层的示例性成分包括：氮化硅、氧化硅、氮氧化硅、和/或本领域中已知的其他材料。CESL可以通过PECVD工艺和/或本领域中已知的其他沉积或氧化工艺形成。
参考图5的实例，在多晶硅栅极结构404和牺牲栅极结构402的侧壁上形成隔离元件502。在衬底302上方设置CESL 504。
然后，方法200进行至框214，其中，在衬底上方形成介电层。介电层可以称为ILD层。ILD层可以基本类似于以上参考方法100的框108论述的ILD层。ILD层可以通过化学汽相沉积(CVD)、高密度等离子体CVD(HDP-CVD)、旋涂沉积、物理汽相沉积(PVD或溅射)或其他适当方法来形成。再次参考图5的实例，ILD层506设置在衬底302上方，ILD层506介于牺牲栅极结构402和多晶硅栅极结构404并且位于牺牲栅极结构402和多晶硅栅极结构404上方。ILD层506可以包括：氧化硅、氮氧化硅、低-k材料、和/或其他适当电介质。
然后，方法200进行至框216，其中，平坦化ILD层。平坦化可以包括化学机械抛光(CMP)工艺。可以继续ILD层的平坦化，直到牺牲栅极结构的顶面(例如，暴露牺牲栅极结构的多晶硅伪栅电极)。参考图6的实例，已经平坦化ILD层506，从而形成ILD层602。注意，通过ILD层602保护(覆盖)多晶硅栅极结构404。注意，通过CESL层504保护(覆盖)多晶硅栅极结构404。在实施例中，多晶硅栅极结构404上方的ILD层(和CESL层504)的厚度t5在约20nm和约90nm之间。在另一实施例中，厚度t5可以在约30nm和约40nm之间。然而，其他实施例也是可能的。在实施例中，提供厚度t5，使得厚度t5大于由ILD层506的CMP工艺导致的凹陷深度。可以通过实验数据、建模、和/或其他适当方法来确定凹陷深度。
然后，方法200进行至框218，其中，从衬底去除牺牲栅极结构。作为替换栅极工艺的一部分，牺牲栅极结构或其部分的去除提供了开口，该开口用于在其中形成金属栅极结构。牺牲栅极结构去除可以包括去除伪栅电极和/或伪栅极介电层。可以通过诸如例如NH4OH、稀释-HF、和/或其他适当蚀刻剂的蚀刻溶液去除牺牲栅极结构。在可选实施例中，可以通过适当干蚀刻工艺去除牺牲栅极结构。示例性蚀刻剂包括基于氟和/或氯的蚀刻剂。去除伪栅极介电层的示例性工艺包括液相或汽相稀释HF。
参考图7的实例，去除牺牲栅极结构402(参见图4至图5)以提供开口702。牺牲栅极结构402的去除可以包括：去除多晶硅伪栅电极和/或伪栅极介电层(例如，氧化物)。在实施例中，没有去除栅极介电层。注意，在去除工艺期间，通过ILD层602和CESL 504保护多晶硅栅极结构404。
然后，方法200进行至框220，其中，在通过去除牺牲栅极结构留下的开口中形成金属栅极结构。金属栅极结构的形成可以基本类似于以上参考方法100的框112论述的金属栅极结构的形成。金属栅极结构可以包括介电层、栅极介电层、功函层、填充金属层、保护层、蚀刻停止层、和/或用于金属栅极结构的其他适当材料。界面层可以包括介电材料，诸如，氧化硅(SiO2)或氮氧化硅(SiON)。可以通过化学氧化、热氧化、原子层沉积(ALD)、CVD、和/或其他适当电介质形成界面介电层。栅极介电层可以包括二氧化硅或其他适当电介质。在实施例中，栅极介电层是高-k介电层。高-k介电层可以包括氧化铪(HfO2)。可选地，高-k介电层可以可选地包括其他高-k电介质，诸如，TiO2、HfZrO、Ta2O3、HfSiO4、ZrO4、ZrSiO2、其组合、和/或其他适当材料。
在栅极介电层上方形成一个或多个功函层。基于相关晶体管(NFET或PFET)的设计约束确定功函层类型。示例性p-型功函金属包括：TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他适当p-型功函材料、或其组合。示例性n-型功函金属包括：Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他适当n-型功函材料、或其组合。功函值与功函层的材料成分相关，从而选择功函层的材料以调节其功函值，使得在器件(要在对应区域中形成的)中实现期望阈值电压Vt。填充金属层可以形成在功函层上方并且可以包括Al、W、或Cu和/或其他适当材料。
除了在通过去除牺牲栅极结构提供的开口中以外，在ILD层的表面上方也形成一层或多层金属栅极结构(例如，栅极介电层、功函层、以及填充层)。参考图8的实例，在包括开口702的衬底302上方形成金属栅极材料802。金属栅极材料802可以包括多层(例如，栅极介电层、功函层、以及填充层)。
然后，方法200进行至框222，其中，平坦化金属栅极材料。平坦化工艺可以包括CMP工艺。平坦化工艺可以去除设置在衬底的顶面(例如，ILD层的顶部)上方的一层或多层金属栅极结构材料。参考图9的实例，已经平坦化金属栅极材料802(参见图8)以形成金属栅极结构902。金属栅极结构902可以包括有源和/或伪栅极结构。平坦化(CMP)工艺在ILD层602的顶面处停止。平坦化工艺可以包括过抛光步骤，以确保ILD层602没有金属残留物。在CMP工艺期间，通过ILD层602以及CESL 504保护多晶硅栅极结构404。
然后，方法200进行至框224，其中，形成到达多晶硅栅极结构404的接触元件。参考图10的实例，形成到达多晶硅栅极结构404的接触元件1002。接触件1002可以包括金属硅化物，诸如，硅化镍、硅化钴、硅化钨、硅化钽、硅化钛、硅化铂、硅化铒、硅化钯、和/或其组合。在实施例中，通过沉积金属层形成硅化物，硅化物包括可以形成硅化物的金属，诸如，镍、钴、钽、钛、铂、铒、钯、和/或钨。可以使用传统工艺沉积金属，诸如，物理汽相沉积(PVD)(溅射)、化学汽相沉积(CVD)、等离子体增强化学汽相沉积(PECVD)、常压化学汽相沉积(APCVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDPCVD)、原子层CVD(ALCVD)。然后，金属进行退火以形成硅化物。退火可以在诸如Ar、He、N2、或其他惰性气体的气氛中使用快速热退火(RTA)。可以要求二次退火，以制造稳定硅化物。然后，去除未反应的金属。在实施例中，通过自对准硅化物工艺(自对准多晶硅化物工艺)形成硅化物。
通常同时形成到达多晶硅栅极结构的接触件和到达一个或多个源极区/漏极区的接触件。这些源极/漏极区可以是外延凸起的源极/漏极区。在实施例中，这些源极区/漏极区与金属栅极结构902相关。使用方法200的多个方面同时提供到达源极区/漏极区的接触件和到达多晶硅栅极结构的接触件是有利的，这是因为必须蚀刻穿过相同成分的多层，以打开用于接触件的通孔。例如，使用图10作为参考，蚀刻顶部CESL层1004、ILD层602、以及(底部)CESL层504中的每一个，以提供到达多晶硅栅极结构404的接触件。类似地，蚀刻顶部CESL层1004、ILD层602、以及(底部)CESL层504中的每一个，以提供到达形成在衬底302上方的源极/漏极区的接触件(未示出)。
从而，方法200提供用于在替换栅极工艺流程中的平坦化工艺期间保护一个或多个多晶硅栅极结构的方法，替换栅极工艺流程包括：诸如以上参考框216论述的CMP工艺以平坦化ILD层；以及诸如以上参考框222论述的CMP工艺以形成金属栅极结构。还应该注意，与传统替换栅极方法相反，可能需要至少一个掩模。例如，通常在牺牲栅极结构去除之前，需要沉积和图案化材料(例如，硬掩模)，以在去除期间保护多晶硅栅极结构。因为通过上面的ILD层保护多晶硅栅极结构，所以在方法200中不需要掩模。
还描述了具有形成在相同衬底上方的多晶硅栅极结构和金属栅极结构的器件，其中，多晶硅栅极结构的顶面低于金属栅极结构的顶面。在实施例中，多晶硅栅极结构具有与金属栅极结构相同的栅极介电材料。在其他实施例中，在多晶硅栅极结构和金属栅极结构之间的栅极介电材料不同。
现在参考图11，示出用于制造具有形成在衬底上方的多晶硅栅极结构和金属栅极结构的半导体器件的方法1100的实施例。方法1100可以是以上参考图1描述的方法100的实施例。图12至图2 1提供在方法1100的多个阶段示出的器件1200的实施例的横截面图。图22至图31提供根据方法1100的可选实施例的一个或多个步骤的器件2200的横截面图。
方法1100开始于框1102，其中，提供衬底。衬底可以基本类似于以上参考方法100的框102描述的衬底。参考图12和图22的实例，示出了衬底302，具有形成在其上的隔离区304和有源区306。衬底302、隔离区304、和/或有源区306可以基本类似于以上参考图1、图2和/或图3描述衬底、隔离区、和/或有源区。
然后，方法1100进行至框1104，其中，在衬底中形成凹部。凹部包括去除衬底的一部分的衬底区域，例如，提供低于衬底的邻近区域的顶面。可以通过适当蚀刻工艺形成凹部，诸如，干蚀刻、湿蚀刻、和/或其组合。可以在一个或多个隔离区中形成凹部。
如图12所示，在衬底302中形成凹部1202。可以在隔离区304中形成凹部1202。凹部1202可以具有深度d1。在实施例中，d1大于约20nm。可以使用形成在衬底302上方的掩模元件1204形成凹部1202。在实施例中，掩模元件1204包括光刻胶。在另一实施例中，掩模元件1204可以包括多层，多层包括感光材料、防反射涂层、硬掩模层、和/或其他适当层。随后，可以从衬底302去除掩模元件1204。
如图22中所示，在衬底302中形成凹部2202。凹部2202可以形成在衬底302中并且延伸穿过多个隔离区304和/或有源区306。凹部2202可以具有深度d2。在一个实施例中，d2大于约20nm。可以使用形成在衬底302上方的掩模元件2204形成凹部2202。在实施例中，掩模元件2204包括光刻胶。在另一实施例中，掩模元件2204可以包括多层，多层包括感光材料、防反射涂层、硬掩模层、和/或其他适当层。随后，可以从衬底302去除掩模元件2204。
然后，方法1100进行至框1106，其中，在衬底上方形成多晶硅层。多晶硅层的厚度可以在约50nm和约120nm之间。可以在多晶硅层下方的衬底上方形成诸如栅极介电层的一层或多层。参考图13和图23的实例，在衬底302上方形成多晶硅层1302。
然后，方法1100进行至框1108，其中，掺杂多晶硅层。在其他实施例中，可以省略框1108，和/或当沉积多晶硅层时，可以将掺杂剂引入多晶硅层。掺杂可以包括：在多晶硅层上方形成掩模元件并且注入多晶硅层的选择部分。在实施例中，掺杂设置在衬底的凹部中的多晶硅层。掺杂剂可以包括硼、BF2、砷、磷、碳、和/或其他适当掺杂剂。参考图14的实例，在多晶硅层1302上方形成掩模元件1402。可以使用与掩模元件1204相同的光掩模形成掩模元件1402。图14示出设置在凹部1202中的多晶硅层1302的注入1404。
参考图23的实例，在实施例中，在多晶硅层1302形成时，可以原位掺杂设置在器件2200的衬底302上方的多晶硅层1302。在另一个实施例中，可以在诸如通过均匀离子注入工艺(blanket ion-implantation process)的形成之后，掺杂设置在器件2200的衬底302上方的多晶硅层1302。在又一个实施例中，可以形成掩模元件，允许用于掺杂器件2200的多晶硅层1302的选择区域。
然后，方法1100进行至框1110，其中，图案化多晶硅层，以提供牺牲栅极结构和多晶硅栅极结构。框1110可以基本类似于如以上参考方法100论述的框104和/或106(如以上参考图1论述的)，和/或基本类似于方法200的框208(如以上参考图2论述的)。可以使用适当光刻和蚀刻工艺实施图案化。
可以设置在衬底中的凹部中形成多晶硅栅极结构。可以在未形成凹部的区域中的衬底上方形成一个或多个牺牲栅极结构。从而，多晶硅栅极结构(相对)低于牺牲栅极结构。例如，多晶硅栅极结构的顶面低于牺牲栅极结构的顶面。
参考图15和图24的实例，将掩模元件1502用于图案化多个牺牲栅极结构1504和多晶硅栅极结构1506。掩模元件1502可以包括硬掩模材料，诸如，氧化硅、氮化硅、氮氧化硅、碳化硅、和/或其他适当硬掩模材料。随后，可以从衬底去除牺牲栅极结构1504，并且诸如在替换栅极工艺中，通过金属栅极结构代替牺牲栅极结构1504。牺牲栅极结构可以基本类似于上述牺牲栅极结构402。多晶硅栅极结构1506可以也基本类似于上述多晶硅栅极结构404。在隔离区304上方设置多晶硅栅极结构1506，然而其他实施例也是可能的。
多晶硅栅极结构1506具有高度h1。高度h1可以在约50nm和约120nm之间。多晶硅栅极结构1506设置在凹部1202中。从而，多晶硅栅极结构1506的顶面低于邻近牺牲栅极结构的顶面。在实施例中，牺牲栅极结构1504的顶面在多晶硅栅极结构1506的顶面上方具有高度h2。在实施例中，高度h2在约20nm和约90nm之间。
图24中所示的方法1100的实施例可以包括与器件2200相关的设计规则的改变。例如，在由凹部围绕的有源区上方形成牺牲栅电极。为了提供形成牺牲栅极结构的平坦表面，可以将有源区限定为包围牺牲栅极结构。作为图25，在器件的俯视图和/或与器件相关的布局中示出该实施例。元件2502示出多晶硅模块区域。
然后，方法1100进行至框1112，其中，在牺牲栅极结构和多晶硅栅极结构的侧壁上形成隔离元件。在实施例中，在隔离元件之前和/或之后实施本领域中已知的工艺，包括形成源极和/或漏极区。然后，方法1100进行至框1114，其中，在衬底上方形成蚀刻停止层。蚀刻停止层可以是接触蚀刻停止层。隔离元件和/或蚀刻停止层可以基本类似于如以上参考图1和/或图2所述的隔离元件和/或蚀刻停止层。框1112和/或框1114可以基本类似于如以上参考图1描述的框，和/或分别类似于如以上参考图2的方法200描述的框210和212。
参考图16和26的实例，在多晶硅栅极结构1506和牺牲栅极结构1504的侧壁上形成隔离元件502。在衬底302上方设置CESL 504。
然后，方法1100进行至框1116，其中，在衬底上方形成介电层。介电层可以称为ILD层。ILD层可以分别基本类似于如以上参考方法100的框108描述的ILD层(如以上参考图1)，和/或如以上参考方法200的框214描述的ILD层(如以上参考图1)。参考图16和图26的实例，在衬底302上方设置ILD层506，该ILD层506介于牺牲栅极结构1504和多晶硅栅极结构1506之间并且覆盖牺牲栅极结构1504和多晶硅栅极结构1506。ILD层506可以包括氧化硅、氮氧化硅、低-k材料、和/或其他适当电介质。
然后，方法1100进行至框1118，其中，平坦化ILD层。平坦化可以包括化学机械抛光(CMP)工艺。ILD层的平坦化可以继续，直到牺牲栅极结构的顶面(例如，暴露牺牲栅极结构的多晶硅伪栅电极)。参考图17和图27的实例，平坦化ILD层506，以形成ILD层1702。注意，通过ILD层1702覆盖多晶硅栅极结构1506。在实施例中，在多晶硅栅极结构1506上方的ILD层(和CESL层504)的厚度t6在约20nm和约90nm之间。在另一实施例中，厚度t6可以在约30nm和约40nm之间。然而，其他实施例也是可能的。在实施例中，厚度t6大于由ILD层506的CMP工艺导致的凹陷深度的方式提供厚度t6。可以通过实验数据、建模、和/或其他适当方法确定凹陷深度。
然后，方法1100进行至框1120，其中，从衬底去除牺牲栅极结构。作为替换栅极工艺的一部分，牺牲栅极结构或其部分的去除提供用于形成金属栅极结构的开口。牺牲栅极结构去除可以包括去除伪栅电极和/或伪栅极介电层。可以通过诸如NH4OH、稀释-HF、和/或其他适当蚀刻剂的蚀刻溶液去除牺牲栅极结构。在可选实施例中，可以通过适当干蚀刻工艺去除牺牲栅极结构。示例性蚀刻剂包括基于氟和/或氯的蚀刻剂。去除伪栅极介电层的示例性工艺包括液相或汽相稀释HF。
参考图18和图28的实例，去除牺牲栅极结构1504或其部分以提供开口1802。牺牲栅极结构1504的去除可以包括多晶硅伪栅电极和/或伪栅极介电层(例如，氧化物)的去除。在实施例中，形成在多晶硅伪电极下方的栅极介电层保持在衬底上方。注意，在去除工艺期间，通过ILD层1702和CESL 504保护多晶硅栅极结构1506。
然后，方法1100进行至框1122，其中，在通过去除牺牲栅极结构留下的开口中形成(例如，沉积)要形成金属栅极结构的材料。金属栅极结构的形成可以基本类似于如以上参考方法100的框112和/或方法200的框220论述的(如以上分别参考图1和图2描述的)金属栅极结构的形成。金属栅极结构可以包括界面层、栅极介电层、功函层、填充金属层、保护层、蚀刻停止层、和/或用于金属栅极结构的其他适当材料。界面层可以包括介电材料，诸如，氧化硅(SiO2)或氮氧化硅(SiON)。可以通过化学氧化、热氧化、原子层沉积(ALD)、CVD、和/或其他适当电介质形成界面介电层。栅极介电层可以包括二氧化硅或其他适当电介质。在实施例中，栅极介电层是高-k介电层。高-k介电层可以包括氧化铪(HfO2)。可选地，高-k介电层可以可选地包括其他高-k电介质，诸如，TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、其组合、和/或其他适当材料。
在栅极介电层上方形成一个或多个功函层。基于用于相关晶体管(NFET或PFET)的设计约束确定功函层类型。示例性p-型功函金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他适当p-型功函材料、或其组合。示例性n-型功函材料包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他适当n-型功函材料、或其组合。功函值与功函层的材料成分相关，从而选择功函层的材料以调节其功函值，使得在器件(要在对应区中形成的)中实现期望阈值电压Vt。填充金属层可以形成在功函层上方并且可以包括Al、W、或Cu和/或其他适当材料。
除了在通过去除牺牲栅极结构提供的开口中之外，可以在ILD层的表面上方形成金属栅极结构(例如，栅极介电层、功函层、以及填充层)的一种或多种材料。参考图19和图29的实例，在包括开口1802的衬底302上方形成金属栅极材料1902。金属栅极材料1902可以包括多层(例如，栅极介电层、功函层、以及填充层)。金属栅极材料1902可以基本类似于如以上参考图8所述的金属栅极材料802。
然后，方法1100进行至框1124，其中，平坦化金属栅极材料。平坦化工艺可以包括CMP工艺。平坦化工艺可以去除设置在衬底的顶面(例如，ILD层的顶部)上方的一个或多个金属栅极材料层。框1124可以基本类似于如以上参考图2的方法200描述的框222。
参考图20和图30的实例，平坦化金属栅极结构材料1902(参见图19和图29)以形成金属栅极结构2000。金属栅极结构2000可以包括有源和/或伪栅极结构。平坦化(例如，CMP)工艺在ILD层1702的顶面处停止。平坦化工艺可以包括过抛光步骤，以确保ILD层1702没有金属残留物。在CMP工艺期间，通过ILD层1702以及CESL 504保护多晶硅栅极结构1506。
然后，方法1100进行至框1126，其中，形成到达多晶硅栅极结构的接触元件。框1126可以基本类似于如以上参考图2的方法200描述的框224。参考图21和图31的实例，形成到达多晶硅栅极结构1506的接触元件2102。接触件2102可以包括金属硅化物，诸如硅化镍、硅化钴、硅化钨、硅化钽、硅化钛、硅化铂、硅化铒、硅化钯、和/或其组合。在实施例中，通过沉积包括可以形成硅化物的金属的金属层形成硅化物，诸如，镍、钴、钽、钛、铂、铒、钯、和/或钨。可以使用传统工艺沉积金属，诸如，物理汽相沉积(PVD)(溅射)、化学汽相沉积(CVD)、等离子体增强化学汽相沉积(PECVD)、常压化学汽相沉积(APCVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDPCVD)、或原子层CVD(ALCVD)。然后，金属进行退火以形成硅化物。退火可以在诸如Ar、He、N2、或其他惰性气体的气氛中使用快速热退火(RTA)。可以使用二次退火以制成稳定硅化物。然后，去除未反应的金属。在实施例中，通过自对准硅化物工艺(自对准多晶硅化物工艺)形成硅化物。
通常同时形成到达多晶硅栅极结构的接触件和到达一个或多个源极/漏极区的接触件。这些源极/漏极区可以是外延凸起的源极/漏极区。在实施例中，这些源极/漏极区与金属栅极结构2000相关。使用方法1100的多个方面同时提供到达源极/漏极区的接触件和到达多晶硅栅极结构的接触件可能是有利的，这是因为必须蚀刻穿过相同成分的多层，以打开用于接触件的通孔。例如，使用图21和/或图31作为参考，蚀刻顶部CESL层1004、ILD层1702、以及(底部)CESL层504中的每一个，以提供到达多晶硅栅极结构1506的接触件。类似地，蚀刻顶部CESL层1004、ILD层1702、以及(底部)CESL层504中的每一个，以提供到达形成在衬底302上方源极/漏极区的接触件(未示出)。
从而，方法1100提供在替换栅极工艺流程中的平坦化工艺期间保护一个或多个多晶硅栅极结构的方法，替换栅极工艺流程包括：诸如以上参考框1118论述的CMP工艺以平坦化ILD层、以及诸如以上参考框1124论述的CMP工艺以形成金属栅极结构。形成多晶硅栅极结构的凹部可以设置在单个隔离区中或者可以延伸到多个隔离区。还应该注意，与传统替换栅极方法相反，需要至少一个掩模。例如，通常在牺牲栅极结构去除之前，需要沉积和图案化材料(例如，硬掩模)，以在去除期间保护多晶硅栅极结构。当通过下面的ILD层保护多晶硅栅极结构时，在方法1100中不需要掩模。
以上描述了具有形成在相同衬底上方的多晶硅栅极结构和金属栅极结构的器件，其中，多晶硅栅极结构的顶面低于金属栅极结构的顶面。因为多晶硅栅极结构形成在衬底的凹部中，所以多晶硅栅极结构的底面也低于金属栅极结构的底面(例如，栅极介电层)。在实施例中，多晶硅栅极结构具有与金属栅极结构相同的栅极介电材料。在其他实施例中，在多晶硅栅极结构和金属栅极结构之间的栅极介电材料不同。
总之，在此公开的方法和器件提供在具有通过替换栅极方法形成的金属栅极电阻器的衬底上方形成多晶硅电阻器的实施例。在这种情况下，本公开内容的实施例提供优于现有器件的多个优点。例如，这些优点包括防止多晶硅电阻器经受用于形成金属栅极结构的平坦化工艺和其他工艺。该保护允许增加多晶硅电阻器的均匀性(例如，栅极高度的较小改变)。描述保护多晶硅电阻器的多种方式。例如，当与用于形成金属栅极结构的结构相比，多晶硅电阻器具有减小的栅极高度时，可以通过上面的ILD层保护电阻器。作为另一个实例，可以在衬底的凹部中形成多晶硅栅极结构，使得可以通过上面的ILD层保护多晶硅电阻器。应该理解，在此公开的不同实施例提供不同公开内容，并且可以在不背离本公开内容的主旨和范围的情况下在此做出多种改变、替换和更改。

Claims (10)

1.一种方法，包括：
提供半导体衬底；
在所述半导体衬底上方形成第一栅极结构；
在邻近所述第一栅极结构的所述半导体衬底上方形成牺牲栅极结构；以及
形成覆盖所述第一栅极结构和所述牺牲栅极结构的介电层，其中，所述介电层在所述第一栅极结构的顶面上方具有第一厚度并且在所述牺牲栅极结构的顶面上方具有第二厚度，其中，所述第二厚度小于所述第一厚度。
2.根据权利要求1所述的方法，进一步包括：
平坦化覆盖所述第一栅极结构和所述牺牲栅极结构的所述介电层，其中，通过平坦化去除所述牺牲栅极结构上方的所述介电层。
3.根据权利要求2所述的方法，其中，在所述平坦化之间和之后，所述介电层的一部分保留在所述第一栅极结构的所述顶面上方。
4.根据权利要求1所述的方法，其中，形成所述第一栅极结构和形成所述牺牲栅极结构包括：
形成多晶硅层；
在所述多晶硅层上方形成掩模元件；以及
使用所述掩模元件蚀刻所述多晶硅层，以形成所述第一栅极结构和所述牺牲栅极结构。
5.根据权利要求4所述的方法，其中，形成所述第一栅极结构和形成所述牺牲栅极结构进一步包括：
沉积位于所述多晶硅层下方的栅极介电材料层；以及
使用所述掩模元件蚀刻所述栅极介电材料层，以形成所述第一栅极结构和所述牺牲栅极结构。
6.根据权利要求4所述的方法，进一步包括：
掺杂所述多晶硅层。
7.根据权利要求6所述的方法，其中，在所述多晶硅层上方设置所述掩模元件的同时并且在蚀刻所述多晶硅层之前，实施掺杂。
8.根据权利要求1所述的方法，其中，所述第一厚度比所述第二厚度大至少约25纳米。
9.一种方法，包括：
提供具有第一表面的衬底；
在所述衬底中形成凹部，从而提供凹进区，所述凹进区具有所述第一表面和第二表面，所述第一表面与所述第二表面以一距离间隔开；
在所述第二表面上的凹部中形成多晶硅栅极结构；
在所述第一表面上方形成牺牲栅极结构；以及
形成覆盖所述多晶硅栅极结构和所述牺牲栅极结构的介电层。
10.一种方法，包括：
提供具有多晶硅层的衬底；
在所述多晶硅层中蚀刻凹部，以提供具有第一厚度的第一部分和具有第二厚度的第二部分，所述第二厚度小于所述第一厚度；
在蚀刻所述多晶硅层之后，图案化所述多晶硅层，以形成第一栅极结构和第二栅极结构，其中，在所述多晶硅层的第一部分中形成所述第一栅极结构，并且在所述多晶硅层的第二部分中形成所述第二栅极结构；
去除所述第一栅极结构以形成开口；以及
在所述开口中形成金属栅极结构。
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