CN107863335A - 半导体装置电阻器结构 - Google Patents

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Abstract

本发明涉及半导体装置电阻器结构，其电阻器本体通过电阻器介电材料层与衬底中的掺杂阱隔开。该掺杂阱由至少一个掺杂区定义且可在该掺杂阱中包括掺杂物梯度，以降低该电阻器结构的寄生电容，同时保持该衬底的散热属性。该电阻器本体形成于在该衬底上所沉积的介电层中的空腔中，该沉积可为并行制造的部分，例如形成浅沟槽隔离的部分，且该空腔可用该电阻器介电材料加衬。

Description

半导体装置电阻器结构
技术领域
本发明涉及光刻制造的集成电路(integrated circuit；IC)的元件，具体涉及具有改进散热的电阻器结构的制造，其尤其可应用于较高功率及交变电流(alternatingcurrent；AC)应用。
背景技术
半导体装置(尤其IC)通过沉积、图案化以及移除材料层来制造。大多数IC包括电阻器，其通常利用绝缘体材料上的多晶硅来形成，以降低操作期间的寄生电容。不过，电绝缘体通常为热绝缘体，因而形成于绝缘体上的电阻器遭受自加热，也就是说，电阻器中的电流提高电阻器的温度，从而使电阻值改变，如果电阻增加，其可使温度进一步升高，从而可使该电阻改变，以此类推。在AC电路中，这可产生非线性行为，其可引起AC信号失真。因此，具有改进散热的电阻器结构以使其能够用于较高功率、AC以及/或者更有效的实施中将是有利的。
发明内容
本发明的第一态样可涉及一种电阻器结构，其包括至少一个电阻器本体，位于该至少一个电阻器本体下方的电阻器介电材料，以及位于该电阻器介电材料及该至少一个电阻器本体下方的由第一半导体材料构成的第一半导体层。阱可位于该电阻器介电材料下方的该第一半导体层中，该阱包括位于该至少一个电阻器本体下方的该第一半导体层的至少一个掺杂区。第一掺杂物可设于各该至少一个掺杂区中的该阱中，该第一掺杂物的类型及该第一掺杂物的至少一个浓度经选择以在该电阻器结构的操作电压下在该阱中提供耗尽区。
本发明的第二态样可包括一种制造半导体装置电阻器结构的方法。可提供包括第一半导体材料的第一半导体层，并在该第一半导体层上可沉积支持介电材料，以在该第一半导体层的表面上形成支持介电层。在该支持介电层中可形成多个空腔(cavities)，各空腔自该支持介电层的表面延伸至该第一半导体层的该表面。通过掺杂该第一半导体层形成至少一个掺杂区，从而在该第一半导体层中可形成阱。该多个空腔可包括位于该阱上方的至少一个电阻器空腔。至少在暴露于该多个空腔中的该第一半导体层的该表面上可沉积电阻器介电层，以及在各电阻器空腔中及该电阻器介电层上可形成电阻器本体。
本发明的第三态样可包括一种半导体装置电阻器结构，其具有可包括第一半导体材料的第一半导体层。阱可通过该第一半导体层中的至少一个掺杂区定义于该第一半导体层中。第一掺杂物可位于该阱的各掺杂区中，该第一掺杂物在离该阱的表面的第一距离处具有第一浓度且在大于该第一距离的离该阱的该表面的第二距离处具有第二浓度。电性绝缘的支持层可位于该第一半导体层上，且多个空腔可形成于该电性绝缘的支持层中并自该电性绝缘的支持层的表面延伸至该第一半导体层的表面。至少一个电阻器本体可分别形成于该多个空腔的相应电阻器空腔中的该阱上方。
从下面有关本发明的实施例的更详细说明将清楚本发明的上述及其它特征。
附图说明
通过参照下面的附图来详细说明本发明的实施例，该些附图中类似的附图标记表示类似的元件，且其中：
图1至图3显示依据本发明的实施例的半导体装置电阻器结构的实施例子。
图4至图7显示用以实施例如图1中所示的依据本发明的实施例的半导体装置电阻器结构的制造阶段的例子。
图8显示应用依据本发明的实施例的半导体装置结构的实施所形成的电阻器结构的一个例子。
图9至图14显示另外实施例如图2的例子中所示的依据本发明的实施例的半导体装置电阻器结构所采取的的步骤的例子。
应当注意，本发明的附图并非按比例绘制。该些附图意图仅显示本发明的典型态样，因此不应当被视为限制本发明的范围。在该些附图中，类似的附图标记表示该些附图之间类似的元件。
具体实施方式
本文中揭露有关电阻器结构的各种例子，该电阻器结构允许使用较薄的介电层以减少传热的阻碍。在半导体层(例如衬底)中所形成的掺杂阱上方的电阻器介电材料上形成电阻器本体，该掺杂阱降低寄生电容，同时提供散热。实施例中的该掺杂阱可包括掺杂物浓度梯度，其可终止于该掺杂阱下面的分级结(graded junction)，以进一步降低寄生电容。该掺杂物浓度梯度及/或分级结可通过例如以各种深度及/或浓度多次注入一种或多种掺杂物来形成，以改变主体材料的导电性及其它电性属性，但使主体材料的传热能力基本不变。另外，该结构可利用易于集成于中端工艺或后端工艺制程中的步骤来形成，包括结合已知电阻器及其它装置或结构制程，例如晶体管制造。如此，实施例可使用来自此类制程的材料，以减少需要添加的步骤数，例如，通过使用晶体管栅极介电材料作为该电阻器介电材料以及/或者在沉积金属层期间所形成的金属栅极。通过额外的散热，依据实施例的电阻器结构与传统电阻器结构相比可以较高的功率操作。
可使用熟知的半导体制造技术及材料来实施实施例。本领域的普通技术人员将毫无疑问地理解本文中所使用的术语及本文中所提到的制程。例如，电阻器本体被描述为由电阻材料形成，利用适于沉积该材料的任何当前已知或以后开发的技术。这些技术可包括但不限于：化学气相沉积(chemical vapor deposition；CVD)、低压CVD(low-pressureCVD；LPCVD)、等离子体增强型CVD(plasma-enhanced CVD；PECVD)、半大气压CVD(semi-atmosphere CVD；SACVD)及高密度等离子体CVD(high density plasma CVD；HDPCVD)、快速加热CVD(rapid thermal CVD；RTCVD)、超高真空CVD(ultra-high vacuum CVD；UHVCVD)、限制反应处理CVD(limited reaction processing CVD；LRPCVD)、金属有机CVD(metalorganic CVD；MOCVD)、溅镀沉积、离子束沉积、电子束沉积、激光辅助沉积、热氧化、热氮化、旋涂方法、物理气相沉积(physical vapor deposition；PVD)、原子层沉积(atomiclayer deposition；ALD)、化学氧化、分子束外延(molecular beam epitaxy；MBE)、镀覆、蒸镀。
该电阻器介电材料可为任何介电材料，包括但不限于：氢化碳氧化硅(hydrogenated silicon oxycarbide；SiCOH)、多孔SiCOH、多孔甲基倍半硅氧烷(methylsilsesquioxanes；MSQ)、多孔氢倍半硅氧烷(hydrogensilsesquioxanes；HSQ)、可从Air Liquide公司获得的八甲基环四硅氧烷(octamethylcyclotetrasiloxane；OMCTS)((CH3)2SiO-)4 2.7，通常用于场效应晶体管(field effect transistor；FET)栅极的具有较高介电常数K的介电材料(高K介电材料)，例如氧化铪(HfO2)等。
该掺杂阱可形成于衬底中，该衬底可包括材料例如但不限于硅、锗、硅锗、碳化硅，以及基本由具有由式AlX1GaX2InX3AsY1PY2NY3SbY4定义的组成的一种或多种III-V族化合物半导体组成的任何材料，其中，X1、X2、X3、Y1、Y2、Y3及Y4表示相对比例，分别大于或等于0且X1+X2+X3+Y1+Y2+Y3+Y4＝1(1是总的相对摩尔量)。其它合适的衬底包括具有组成ZnA1CdA2SeB1TeB2的II-VI族化合物半导体，其中，A1、A2、B1及B2是相对比例，分别大于或等于零，且A1+A2+B1+B2＝1(1是总的摩尔量)。而且，可应变部分或全部半导体衬底。例如，可应变SOI层106及/或外延层112。
当“应变”材料及/或其层或部分时，向其施加应力，从而可增强由该材料及/或其层或部分形成的半导体装置的性能。例如，已知向场效应晶体管(FET)施加应力改进其性能。当沿纵向(也就是沿电流流动的方向)施加时，已知拉伸应力增强电子迁移率(或n沟道FET(NFET)驱动电流)，而已知压缩应力增强空穴迁移率(或p沟道FET(PFET)驱动电流)。
实施例中的该阱可包括掺杂物，且下面所提供的例子显示使用P型掺杂物。P型掺杂物是被引入半导体中的元素，以通过从半导体原子“接受”一个电子并同时“释放”一个空穴(hole)来生成一个自由空穴，该受主原子比该主体半导体少一价电子。硼(B)是硅技术中最常见的受主(acceptor)，不过替代物包括铟(In)及镓(Ga)。应注意，Ga以在SiO2中的高扩散性为特征，因此在Ga扩散期间不应当将SiO2用作掩膜。
n型掺杂物的使用也在实施例的范围内。N型掺杂物是被引入半导体中的元素，以通过向半导体“捐赠”一个电子来生成一个自由电子，该施主(donor)比该主体半导体多一价电子。在硅(Si)中的施主的非限制性例子包括磷(P)、砷(As)以及锑(Sb)，而在镓砷(GaAs)中，施主的非限制性例子可包括硫(S)、硒(Se)、锡(Sn)、硅(Si)以及碳(C)。
在一些实施例中，外延可用以在半导体材料的沉积表面上生产或“生长”半导体材料。这也可被称为“外延生长”及“外延形成及/或生长”。所生长的半导体材料可具有与该沉积表面的该半导体材料相同的结晶特性。在外延生长制程中，控制由源气体提供的化学反应物并设置系统参数，以使沉积原子以足够的能量到达半导体衬底的沉积表面，从而在该表面上移动并使其自己朝向该沉积表面的原子的晶体排列。因此，外延半导体材料可具有与沉积表面(该外延半导体材料可形成于其上)相同的结晶特性。例如，沉积于{100}晶面上的外延半导体材料可具有{100}取向。在一些实施例，外延生长制程可选择性形成于半导体表面上，且可不在介电表面(例如二氧化硅或氮化硅表面)上沉积材料。
在一些实施例中，可能需要移除材料，且可使用熟知的半导体制造技术来执行此任务。例如，可使用化学机械抛光(chemical-mechanical polishing；CMP)，它是一种通过化学机械抛光移除固体材料层的方法，经执行以实现表面平坦化并定义金属互连图案的目的。CMP通常用于后端工艺(back-end-of-line；BEOL)IC制造中，其中，BEOL是指在形成第一金属层或第一金属化层以后。
平坦化是指使表面更平坦(也就是更平及/或光滑)的各种制程。化学机械抛光(CMP)是目前一种传统的平坦化制程，其通过化学反应与机械力的组合来平坦化表面。CMP使用包括研磨及腐蚀性化学成分的浆料以及通常具有比晶圆大的直径的抛光垫及固定环(retaining ring)。通过动态抛光头将该垫与晶圆压合在一起并通过塑料固定环固定到位。以不同旋转轴(也就是不同心)旋转该动态抛光头。这移除材料并往往平整掉任何“形貌”，从而使该晶圆平整且平坦。当前其它传统的平坦化技术可包括：(i)氧化；(ii)化学蚀刻；(iii)通过离子注入损伤的锥形控制；(iv)低熔点玻璃膜的沉积；(v)再溅镀沉积膜，以使其平整；(vi)光敏聚酰亚胺(photosensitive polyimide；PSPI)膜；(vi i)新树脂；(viii)低黏性液体环氧树脂；(ix)旋涂玻璃(spin-on glass；SOG)材料；以及/或者(x)牺牲回蚀刻。
要注意的是，上面关于半导体制造材料、技术及制程的说明仅用于示例目的，且许多其它此类材料、技术及制程将为本领域的普通技术人员所熟知，现在将参照附图更详细地说明实施例。
图1显示依据本文中所揭露的实施例并在场效应晶体管(FET)制造的背景下的电阻器结构100的一个例子。电阻器结构100可具有至少一个电阻器本体102，分别位于第一半导体层106(例如衬底)的表面上的电阻器介电层104的至少一部分上。尽管可采用具有适当属性的任何介电材料，但实施例可使用例如通常用于晶体管制造中的栅极介电质，例如用于场效应晶体管(FET)制造中的高介电常数(高K)介电材料。此类栅极介电材料的例子包括二氧化硅(SiO2)及氧化铪(HfO2)。第一半导体层106可包括例如多晶硅、硅或另一种合适的半导体材料。
如上所述，图1显示在FET制造的背景下的电阻器结构100，其中，FET制造可包括形成于第一半导体层106中的至少两个沟槽隔离108。沟槽隔离108可例如由浅沟槽隔离(shallow trench isolation；STI)形成。一般来说，在STI中，在衬底106中蚀刻一个或多个沟槽110并用绝缘材料112例如氧化物填充，以将该衬底的一个区域与该衬底的相邻区域隔离。一个或多个装置例如具有给定极性的晶体管可设于由STI隔离的区域内。合适的氧化物为二氧化硅(SiO2)，不过可使用任何其它合适的沟槽材料。
这里，绝缘材料112也可被称为支持介电材料112，其经沉积以不仅填充沟槽110，而且在第一半导体层106上形成支持介电层114。沟槽隔离108之间的区域可用以在第一半导体层106中定义实施例的阱116，但不需要沟槽隔离108来定义阱116。
在实施例中，阱116包括第一半导体层106的掺杂区，其中，掺杂物类型及浓度可经选择以抑制在第一半导体层106与支持介电层104之间的界面处形成反型层。该界面与第一半导体材料106的表面120重合，在该处存在电阻器介电质104。阱116一经形成，第一半导体层106的表面120也就是阱116的表面。在一些实施例中，例如通过在第一半导体层106中以不同深度及/或浓度多次注入一种或多种掺杂物，在阱116中可形成浓度梯度。
因此，阱116可包括第一掺杂物118，其可以多个浓度σn沉积于阱116中。例如，第一掺杂物118可在离阱116的表面120的第一距离l1处以第一浓度σ1沉积，并在离阱116的表面120的第二距离l2处以第二浓度σ2沉积，第二距离l2大于第一距离l1。另外，第一浓度σ1可高于第二浓度σ2，以使阱116相对阱116的表面120可具有浓度σ的梯度。用作第一掺杂物118的合适材料的一个例子包括硼(B)，不过可使用合适的及/或想要的其它掺杂物，或者可使用任何合适的技术以在第一半导体层106中沉积第一掺杂物118，例如离子注入。另外，尽管该例子使用P掺杂物，但应当意识到，如合适及/或需要，可使用N型掺杂物，只要抑制反型层形成。
从图1中可以看出，多个空腔121可形成于支持介电层114中并可包括位于阱116上方的电阻器空腔122。各电阻器本体102可形成于支持介电层114中的相应电阻器空腔122中并可包括例如电阻材料，如掺杂多晶硅，或者硅化物如硅化钨(WSi)。若至少一个电阻器本体102包括掺杂多晶硅，则可进一步包括第二掺杂物，以使至少一个电阻器本体102具有适当的及/或想要的电性属性，例如导电性及/或电阻。这里，“第二掺杂物”不一定是指与第一掺杂物118不同的掺杂物，且实际上，在实施例的范围内在阱116与电阻器本体102两者中可使用相同的掺杂物。因此，在实施例中，可使用P型掺杂物，例如硼，不过可在适当时使用任何其它掺杂物并可考虑在阱116中所使用的掺杂物。从图1中还可看出，各电阻器空腔122可用该电阻器介电材料加衬，以形成电阻器介电层104。在结合FET制造的实施例中，从图1中可看出，电阻器结构100至少一个栅极本体124可形成于阱116的外部。各栅极本体124可形成于相应栅极空腔126中且可包括金属，例如但不限于铜(Cu)及/或铝(Al)。不管不是电阻器结构100本身的部分，但在此背景下的电阻器结构100的制造考虑应当做什么来适当地形成栅极本体124。
请再参照图1，依据实施例的电阻器结构100包括至少一个电阻器本体102，位于该至少一个电阻器本体102下方的电阻器介电材料104，以及位于该电阻器介电材料104及该至少一个电阻器本体102下方由第一半导体材料构成的第一半导体层106。阱116可位于该电阻器介电材料104下方的该第一半导体层106中，该阱116包括位于该至少一个电阻器本体102下方的该第一半导体层106的至少一个掺杂区118。阱116中的各掺杂区118可包括第一掺杂物，该第一掺杂物的类型及该第一掺杂物的至少一个浓度经选择以在该电阻器结构100的操作电压下在该阱116中提供耗尽区。在实施例中，该第一掺杂物可在离阱116的表面120的第一距离l1处具有第一浓度σ1并在离阱116的表面120的第二距离l2处具有第二浓度σ2，第二距离l2大于第一距离l1。另外，第一浓度σ1可高于第二浓度σ2，以使阱116相对阱116的表面120可具有浓度σ的梯度。电阻器介电材料104可包括二氧化硅(SiO2)或氧化铪(HfO2)的至少其中之一，不过可使用合适的及/或想要的其它介电材料。在实施例中，各电阻器本体102可包括掺杂半导体材料，例如经P型掺杂物如硼(B)掺杂的多晶硅。
从图1中可看出，例如，绝缘层(例如支持介电层114)可位于第一半导体层106上，且在该绝缘层中可形成多个空腔121，以自该绝缘层(例如支持介电层114)的表面115延伸至第一半导体层106的表面120。该多个空腔121可包括位于阱116上方的至少一个电阻器空腔122，且各该至少一个电阻器本体102可设于相应电阻器空腔122中。在实施例中，各电阻器空腔122可用电阻器介电材料104加衬。
半导体装置电阻器结构200的另一个例子可见于图2中并可包括由第一半导体材料构成的第一半导体层206(衬底)。该第一半导体材料可包括例如多晶硅、硅或任何其它合适的半导体材料。电阻器结构200可设于第一半导体层206中的至少两个隔离沟槽210之间，用第一电性绝缘材料212填充沟槽210以形成浅沟槽隔离208。至少一个掺杂区218可设于阱216中并可包括一种或多种掺杂物。例如，各掺杂区可包括第一掺杂物，其在离阱216的表面220的第一距离d1处具有第一浓度ρ1并在大于第一距离d1的离阱216的表面220的第二距离d2处具有第二浓度ρ2。要注意的是，由于阱216为第一半导体层206的一个区域，因此表面220是第一半导体层206与阱216两者的表面。
电性绝缘的支持层214可形成于第一半导体层206上，且多个空腔221可形成于电性绝缘的支持层214中。例如，多个空腔221可分别自电性绝缘的支持层214的表面215延伸至第一半导体层206及阱216的表面220。至少一个电阻器本体202可分别形成于多个空腔221的相应电阻器空腔222中的阱216上方。电性绝缘的电阻器介电层204可至少形成于各电阻器本体202与第一半导体层206及/或阱216的表面220之间。在实施例中，电性绝缘的电阻器介电层204可包括任何介电材料，不过可包括用于并行制造的装置的制造中的介电材料。例如，电阻器结构200可与一个或多个场效应晶体管(FET)一起制造，且电性绝缘的电阻器介电层204可包括作为制造该FET的部分施加的栅极介电质。栅极介电质的例子包括但不限于二氧化硅(SiO2)及氧化铪(HfO2)。
请继续参照图2，各电阻器本体202可包括电阻材料，例如多晶硅，或硅化物如硅化钨(WSi)，其中任一种可经第二掺杂物掺杂。这里，“第二掺杂物”不一定是指不同于阱216的第一掺杂物的掺杂物，而是用以表示第二掺杂可使用与阱116相同的掺杂物或不同的掺杂物。该第二掺杂物可包括但不限于一种或多种P型掺杂物，例如硼(B)，不过可使用合适的其它掺杂物。在结合FET制造实施的实施例中，从图2中可见，电阻器结构200可设于阱216的外部的至少一个栅极本体224之间。各栅极本体224可形成于电性绝缘的支持层214中的多个空腔221的相应栅极空腔226中，且可包括金属，例如但不限于铝(Al)。栅极本体224本质上不是电阻器结构220的部分，但电阻器结构200的制造可重叠及/或包括并行形成的FET的制造的部分。
半导体装置电阻器结构300的一个额外例子可见于图3中且具有与图2中所示相同的结构。例如，电阻器结构300可包括由第一半导体材料构成的第一半导体层306(衬底)。在结合例如FET的制造进行制造的实施例中，电阻器结构300可设于浅沟槽隔离308之间，各该浅沟槽隔离可包括用第一电性绝缘材料312填充的位于第一半导体层306中的隔离沟槽310。如图2的例子中那样，至少一个掺杂区318可设于阱316中，且可包括至少一种掺杂物，例如第一掺杂物，在离阱316的表面320的第一距离d1处具有第一浓度ρ1且在大于第一距离d1的离阱316的表面320的第二距离d2处具有第二浓度ρ2。要注意的是，由于阱316为第一半导体层306的一个区域，因此表面320是第一半导体层306与阱316两者的表面。
支持介电层314可形成于第一半导体层306上，例如通过在形成隔离308期间连续沉积，以使该材料填充沟槽310并接着形成支持介电层314。多个空腔321可形成于支持介电层314中。例如，多个空腔321可分别自支持介电层314的表面315延伸至第一半导体层306及阱316的表面320。至少一个电阻器本体302可分别形成于多个空腔321的相应电阻器空腔322中的阱316上方。电阻器介电层304可至少形成于各电阻器本体302与第一半导体层306及/或阱316的表面320之间。在实施例中，电阻器介电层304可包括任何介电材料，不过结合其它装置及/或结构进行制造的实施例中可包括用于该其它装置及/或结构中的介电材料。例如，在电阻器结构300结合一个或多个FET制造而进行制造的实施例中，该FET的栅极介电质可用以形成电阻器介电层304。栅极介电质的例子包括但不限于二氧化硅(SiO2)及氧化铪(HfO2)。另外，各电阻器本体302可包括电阻材料，例如多晶硅、或硅化物如硅化钨(WSi)，其中任一种可经第二掺杂物掺杂。如上所述，“第二掺杂物”不一定是指不同于阱316的第一掺杂物的掺杂物，而是用以表示第二掺杂可使用与阱316相同的掺杂物或不同的掺杂物。该第二掺杂物可包括但不限于一种或多种P型掺杂物，例如硼(B)，不过可使用合适的其它掺杂物。在实施例中，从图3中可见，电阻器结构300可包括位于阱316的外部的至少一个栅极本体324。各栅极本体324可形成于第一电性绝缘层314中的多个空腔321的相应栅极空腔326中，且可包括金属，例如但不限于氮化钛(TiN)、多晶硅或作为栅极材料用于半导体制造中的另一种材料。
图4至图7中显示可经执行以产生图1的例子的制造阶段的一个例子。图4显示起始阶段，该阶段可通过本领域技术人员所熟知的步骤达到且该阶段是可见于许多现有制程(例如场效应晶体管(FET)的制造)中的一个阶段。如图4中所示，第一绝缘层114中的空腔121已用栅极材料例如金属或其它合适的材料填充，该栅极材料可包括例如氮化钛(TiN)、多晶硅或作为栅极材料用于半导体制造中的另一种材料。如此，空腔121可用栅极材料填充，以在所有空腔121(包括电阻器空腔122及栅极空腔126)中形成栅极本体124。为形成阱116及电阻器本体102，请参照图5，在栅极空腔126上方可形成掩膜层117，从而可自电阻器空腔112移除栅极材料(图6)。例如通过在一个或多个能量级的第一掺杂物118的离子注入(图6)，通过空的电阻器空腔122可掺杂阱区116。可采用离子注入或另一种合适的技术来掺杂阱区116及/或电阻器本体102，并在阱区116中获得上述浓度梯度，可使用多个能量的离子注入。如图7中所示，例如通过沉积电阻材料，接着可形成电阻器本体102。如需要，电阻器本体102可经第二掺杂物或者甚至第一掺杂物改性，且可使用掩膜或其它技术来促进此类改性。接着，可移除掩膜层117，以产生图1的电阻器结构100。
应当注意，可结合在同一晶圆上的绝缘体上所形成的传统电阻器采用这些制造阶段，而不损伤此类传统电阻器。另外，当实施于绝缘体上方时，实施例可产生接近传统电阻器结构的结构。形成于绝缘体上方的半导体装置电阻器结构400的一个例子可见于图8中且在一定程度上类似图1中所示的结构。至少一个电阻器本体402可形成于支持介电层414中的相应电阻器空腔422中的电阻器介电层404上，且至少一个栅极本体424可形成于支持介电层414中的相应栅极空腔426中。不过，在其它实施中将会形成阱416之处，在这里，该区域被绝缘块408(例如包括用电性绝缘材料412例如二氧化硅(SiO2)填充的沟槽410的沟槽隔离)占据。电阻器介电层404可在支持介电层414的表面420的层级上形成于各电阻器本体402下方。不过，这里，依据其它实施例用以在结构中形成阱416的制程被替代地应用于沟槽隔离408，以使用以形成至少一个掺杂区418的第一掺杂物可沉积于沟槽410中的电性绝缘材料412中。如此，该第一掺杂物可设于否则将会为阱416的区域中，例如在离表面420的层级的第一距离l1处具有第一浓度σ1且在大于第一距离l1的离表面420的层级的第二距离l2处具有第二浓度σ2，但该掺杂物梯度对电阻器结构400的影响微不足道，因为该电阻器结构形成于介电/电性绝缘材料中。
还是在并行制造其它装置或结构例如场效应晶体管(FET)的背景下，可用以产生电阻器结构200(例如图2的例子)的制造阶段的另一个例子如图9至图14中所示。图9显示起始阶段，该阶段可通过本领域技术人员所熟知的步骤达到且该阶段是可见于许多现有制程中的一个阶段。例如，电阻器本体202可形成于空腔221中(图9)，例如通过沉积电阻材料，该制程可包括自第一电性绝缘层214的表面215移除多余的沉积或现有技术中已知的其它制程。在实施例中，阱区216可包括至少一个掺杂区218，例如在栅极空腔226上方沉积一个或多个掩膜层217以后通过电阻器本体202及支持介电层214用第一掺杂物可掺杂该掺杂区，如图10中可见，该栅极空腔将被用以制造FET并在这里因沉积形成电阻器本体202而导致被电阻材料填充。这对于电阻材料需要经第二掺杂物(该第二掺杂物可包括具有相同或不同浓度的该第一掺杂物)掺杂以调节电阻器本体202的电性属性的情况是有利的。可采用离子注入或另一种合适的技术来掺杂阱区216及/或电阻器本体202，并在阱区216中获得上述浓度梯度，可使用多个能量的离子注入。如需要，在电阻器本体202上方可采用掩膜，以微调阱区216及/或电阻器本体202中的注入，如图10中的掩膜层217所示。接着，可移除掩膜层217，以暴露栅极空腔226中的(未掺杂)电阻器本体202，从图11中可见。
由于已在栅极空腔226中沉积电阻器本体202(图9至图11)，因此可清理栅极空腔226并替代地用栅极材料填充，以针对并行制造的FET形成栅极本体224。例如，从图12中可见，(在阱区216上方)在电阻器空腔222中的(掺杂)电阻器本体202上方可施加一个或多个掩膜层219，且可采用已知的半导体制程以自栅极空腔226移除电阻器本体202，从图13中可见。接着，在栅极空腔226中可形成栅极本体224，如图14中所示，例如通过移除掩膜层219，沉积金属或其它合适的栅极材料，以及平坦化以产生图2的电阻器结构200。
可采用图4至图7及图9至图14中所示的制造阶段的第一及第二例的其中任一者来产生图3的例子，不过图9至图14中所示的第二例可能更合适。在此种的情况下，例如通过化学机械抛光(CMP)或本领域技术人员熟知的另一种半导体制造技术，可移除电阻器本体302的顶部上的间隔材料。
如此，制造例如图1或图2中的电阻器结构100、200的方法可包括提供如图4或图9中所示的起始阶段。例如，可设置第一半导体层106、206，其可包括第一半导体材料，在第一半导体层106、206上可沉积支持介电材料以形成支持介电层114、214，且在支持介电层114、214中可形成多个空腔121、221。在第一半导体层114、214中可定义或形成阱区116、216，例如通过掺杂第一半导体层106、206以形成至少一个掺杂区118、218。当与其它结构或装置(例如FET)的制造并行实施实施例时，阱116、216可设于至少两个浅沟槽隔离(STI)108、208之间，在此情况下，沟槽110、210可用支持介电材料112、212填充，且通过使用熟知半导体制造技术，可继续支持介电材料112、212的沉积，以在衬底106、206的表面120、220上形成支持介电层114、214。该方法还可包括在支持介电层114、214中形成多个空腔121、221，空腔121、221自支持介电层114、214的表面115、215延伸至衬底106、206的表面120、220，多个空腔121、221包括位于阱区116、216上方的至少一个电阻器空腔122、222。另外，该方法可包括(用掺杂物118、218)掺杂阱区116、至少在暴露于多个空腔121、221中的第一半导体层106、206的表面120、220上方沉积支持介电层104、204，以及在各电阻器空腔122、222中形成电阻器本体102、202。在各电阻器空腔122、222中形成电阻器本体102、202还可包括在沉积该电阻材料之前至少在第一半导体106、206/阱116、216的表面120、220上沉积电阻器介电材料104、204。另外，沉积该电阻器介电材料可包括至少在第一半导体层106、206的表面120、220上沉积二氧化硅(SiO2)或氧化铪(HfO2)的至少其中之一。
在与其它装置及/或结构例如FET的制造并行实施的实施例中，多个空腔121、221可包括位于阱区116、216的外部的至少两个栅极空腔126、226，且形成该电阻器本体102、202可包括沉积电阻材料，以在该阱区上方的各空腔122、222中形成电阻器本体102、202，该制程还可用该电阻材料填充栅极空腔126、226。接着，该方法可包括自该至少两个栅极空腔126、226移除该电阻材料，以及至少在栅极空腔126、226中沉积栅极材料。
在其它实施例中，该方法可包括通过在多个空腔121中沉积栅极材料来形成栅极本体124、224，并由此用该栅极材料填充电阻器空腔122、222以及填充栅极空腔126、226。另外，该方法接着可包括自至少一个电阻器空腔122、222移除该栅极材料并在该至少一个电阻空腔122、222中沉积电阻材料。在一些实施例中，在原本要定义阱416之处，在第一半导体层106、206的材料中如图8中所示可形成例如位于单个沟槽隔离408中的绝缘体。其余制造步骤可基本保持不变并可由此产生例如图8中所示的实施。
在实施例中，该第一半导体材料可包括多晶硅，不过可使用任何其它合适的半导体材料。另外，掺杂该第一半导体层以形成该至少一个掺杂区可包括在离该第一半导体层的该表面的第一距离处以第一浓度注入第一掺杂物以及在大于该第一距离的离该第一半导体层的该表面的第二距离处以第二浓度注入该第一掺杂物。在使用第一及第二浓度的实施例中，该第一浓度可高于该第二浓度。另外，该第一半导体层可包括硅，且该第一掺杂物可包括P型掺杂物。
本文中所使用的术语仅是出于说明特定实施例的目的，并非意图限制本发明。除非上下文中另外明确指出，否则本文中所使用的单数形式“一个”以及“该”也意图包括复数形式。另外，应当理解，术语“包括”用于本说明书中时表明所述特征、整体、步骤、操作、元件和/或组件的存在，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件，和/或其群组。“可选的”或“可选地”是指后续所述事件或情况可能发生或者可能不发生，且该说明包括事件发生的情况以及其不发生的情况。
这里在说明书及权利要求书各处所使用的近似语言可用以修饰任何量化表达，可允许该量化表达变动而不会导致与其相关的基本功能的改变。因此，由一个或多个术语例如“约”及“大体”修饰的值不限于所指定的精确值。在至少一些情况下，该近似语言可对应用以测量该值的仪器的精度。在这里以及说明书及权利要求书各处，范围限制可组合和/或互换，此类范围被识别并包括包含于其中的所有子范围，除非上下文或语言另外指出。应用于一范围的特定值的“约”适用于两个值，且除非依赖于测量该值的仪器的精度，否则可表示所述值的+/-10％。。
上述方法例如用于制造例如封装形式(3D封装件)的集成电路芯片。该最终产品可为包括集成电路芯片的任何产品，涉及范围从玩具及其它低端应用直至具有显示器、键盘或其它输入装置以及中央处理器的先进电脑产品。
对本发明的各种实施例所作的说明是出于示例目的，而非意图详尽无遗或限于所揭露的实施例。许多修改及变更对于本领域的普通技术人员将显而易见，而不背离所述实施例的范围及精神。本文中所使用的术语经选择以最佳解释该些实施例的原理、实际应用或在市场已知技术上的技术改进，或者使本领域的普通技术人员能够理解本文中所揭露的实施例。

Claims (20)

1.一种电阻器结构，包括：
至少一个电阻器本体；
电阻器介电材料，位于该至少一个电阻器本体下方；
第一半导体材料的第一半导体层，位于该电阻器介电材料及该至少一个电阻器本体下方；
阱，位于该电阻器介电材料下方的该第一半导体层中，该阱包括位于该至少一个电阻器本体下方的该第一半导体层的至少一个掺杂区；
第一掺杂物，设于各该至少一个掺杂区中的该阱中，该第一掺杂物的类型及该第一掺杂物的至少一个浓度经选择以在该电阻器结构的操作电压在该阱中提供耗尽区。
2.如权利要求1所述的电阻器结构，其中，该第一掺杂物在离该阱的表面的第一距离处处于第一浓度且在离该阱的该表面的第二距离处处于第二浓度，该第二距离大于该第一距离。
3.如权利要求2所述的电阻器结构，其中，该第一浓度高于该第二浓度。
4.如权利要求1所述的电阻器结构，其中，该电阻器介电材料包括二氧化硅(SiO2)或氧化铪(HfO2)的至少其中之一。
5.如权利要求1所述的电阻器结构，其中，各电阻器本体包括掺杂半导体材料。
6.如权利要求5所述的电阻器结构，其中，该掺杂半导体材料包括多晶硅。
7.如权利要求1所述的电阻器结构，还包括位于该第一半导体层上的绝缘层，多个空腔形成于该绝缘层中并自该绝缘层的表面延伸至该第一半导体层的表面，该多个空腔包括位于该阱上方的至少一个电阻器空腔，且各该至少一个电阻器本体位于相应电阻器空腔中。
8.如权利要求7所述的电阻器结构，其中，各电阻器空腔用该电阻器介电材料加衬。
9.一种制造半导体装置电阻器结构的方法，该方法包括：
提供包括第一半导体材料的第一半导体层；
在该第一半导体层上沉积支持介电材料，以在该第一半导体层的表面上形成支持介电层；
在该支持介电层中形成多个空腔，各空腔自该支持介电层的表面延伸至该第一半导体层的该表面；
通过掺杂该第一半导体层形成至少一个掺杂区，从而在该第一半导体层中形成阱，该多个空腔包括位于该阱上方的至少一个电阻器空腔；
至少在暴露于该多个空腔中的该第一半导体层的该表面上沉积电阻器介电层；以及
在各电阻器空腔中及该电阻器介电层上形成电阻器本体。
10.如权利要求9所述的方法，其中，该多个空腔包括位于该阱区的外部的至少两个栅极空腔，形成该电阻器本体包括沉积电阻材料以在该阱区上方的各空腔中形成电阻器本体并由此用该电阻材料填充该栅极空腔，以及其中，该方法还包括：
自该至少两个栅极空腔移除该电阻材料；以及
至少在该栅极空腔中沉积栅极材料。
11.如权利要求9所述的方法，还包括通过在该多个空腔中沉积栅极材料来形成栅极本体并由此用该栅极材料填充该电阻器空腔，以及其中，在各电阻器空腔中形成该电阻器本体包括：
自该至少一个电阻器空腔移除该栅极材料；以及
在该至少一个电阻器空腔中沉积电阻材料。
12.如权利要求9所述的方法，其中，沉积该电阻器介电层包括至少在暴露于该至少一个电阻器空腔中的该阱的该表面上沉积栅极介电材料。
13.如权利要求9所述的方法，其中，沉积该电阻器介电材料包括至少在该阱的该表面上沉积二氧化硅(SiO2)或氧化铪(HfO2)的至少其中之一。
14.如权利要求9所述的方法，其中，该第一半导体材料包括多晶硅且掺杂该第一半导体层以形成该至少一个掺杂区包括在离该第一半导体层的该表面的第一距离处以第一浓度注入第一掺杂物，且在大于该第一距离的离该第一半导体层的该表面的第二距离处以第二浓度注入该第一掺杂物，该第一浓度高于该第二浓度。
15.如权利要求14所述的方法，其中，该第一半导体层包括硅且该第一掺杂物包括P型掺杂物。
16.一种半导体装置电阻器结构，包括：
第一半导体层，包括第一半导体材料；
阱，通过该第一半导体层中的至少一个掺杂区定义于该第一半导体层中；
第一掺杂物，位于该阱的该至少一个掺杂区的各掺杂区中，该第一掺杂物在离该阱的表面的第一距离处具有第一浓度且在大于该第一距离的离该阱的该表面的第二距离处具有第二浓度；
电性绝缘的支持层，位于该第一半导体层上；
多个空腔，形成于该支持层中并自该支持层的表面延伸至该第一半导体层的表面；以及
至少一个电阻器本体，分别形成于该多个空腔的相应电阻器空腔中的该阱上方。
17.如权利要求16所述的半导体装置电阻器结构，还包括由第二电性绝缘材料构成的电性绝缘的电阻器介电层，至少沉积于该第一半导体层的该表面与各电阻器本体之间。
18.如权利要求17所述的半导体装置电阻器结构，其中，该第二电性绝缘材料包括二氧化硅(SiO2)或氧化铪(HfO2)的至少其中之一。
19.如权利要求17所述的半导体装置电阻器结构，其中，该第二电性绝缘材料包括栅极介电材料。
20.如权利要求16所述的半导体装置电阻器结构，其中，各电阻器本体包括掺杂多晶硅。
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