CN112786681A - 用于随机码生成的结构及方法 - Google Patents

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Abstract

本发明涉及用于随机码生成的结构及方法，揭示一种用于实施基于物理不可克隆函数(PUF)的随机数生成器的结构以及形成该结构的方法。该结构包括位于半导体层中的相同类型、相同设计的装置。尽管由一些装置(即第一装置)呈现的性能参数的值在基于该设计所建立的范围内，但由其它装置(即第二装置)呈现的相同性能参数的值在该范围之外。该第一及第二装置的随机分布通过在该半导体层中包括随机图案化掺杂物注入区来实现。各第一装置与该掺杂物注入区隔开，以使其性能参数值在该范围内，而各第二装置与掺杂物注入区有连接，以使其性能参数值在该范围之外，反之亦然。随机数生成器可与该装置可操作地连接，以生成基于PUF的随机数。

Description

用于随机码生成的结构及方法
技术领域
本发明涉及生成随机数(例如，随机码或密钥)，尤其涉及用于实施基于物理不可克隆函数(Physically Unclonable Function；PUF)的随机数生成器的结构以及形成该结构的方法。
背景技术
随着物联网(Internet of Things；IoT)对象的使用越来越广泛，无线通信及数据正变得越来越容易受到各种安全威胁的影响，而先前所使用的基于软件的技术不再足以应对此类安全威胁。最近，开发了基于物理不可克隆函数(PUF)的随机数生成器，以为密码技术(例如，加密及解密)、高级认证等提供随机密钥(也就是，随机码)。基于PUF的随机数生成器不是用软件实施，而是用隐藏于芯片上的硬件实施。具体地说，基于PUF的随机数生成器是芯片上(on-chip)物理实体。一种示例的基于PUF的随机数生成器包括装置的阵列(arrayof devices)及电路，该电路与这些装置可操作地连接，以检测由随机制程变化(其在制造期间自然发生)导致的性能变化(例如，场效应晶体管(field effect transistor；FET)的阵列中的阈值电压变化、电阻器的阵列中的电阻变化等)。可使用此类性能变化来生成并输出随机多位(multi-bit)二进制数。例如，随机数生成器可经配置以测试该些装置。对于性能参数值高于特定值的那些装置可输出位值(bit value)“1”，而对于性能参数值低于该特定值的那些装置可输出位值“0”。理想地，此随机多位二进制数可被重复地且一致地生成(也就是，始终相同且不可重写)。然而，制造流程通常经设计以最大限度地降低制程变化，且如果/当自然发生的制程变化导致该阵列上的性能变化范围较小时，以及另外，如果/当此范围可能依据操作条件(例如，随着变化的温度及/或变化的操作电压)而变化时，很难确保重复地且一致地生成相同的随机二进制数。也就是说，每个装置的状态可能随着温度及/或电压条件的变化而变化。
发明内容
本文中揭示用于实施基于物理不可克隆函数(Physically UnclonableFunction；PUF)的随机数生成器的结构的实施例。所揭示的该结构的实施例可包括半导体层以及至少部分形成于该半导体层中的装置的阵列。该装置都可为相同类型的装置，并都可依据相同的特定设计形成。不过，尽管由该阵列中的该装置的其中一些(在本文中称为第一装置)呈现的性能参数的值在预定范围内(例如，基于该装置的该设计所建立的范围)，但由该阵列中的其它装置(在本文中称为第二装置)呈现的相同性能参数的值在该预定范围之外。这些第一及第二装置可随机分布于该阵列上。在所揭示的该结构的实施例中，该第一及第二装置的随机分布可通过例如在该半导体层中包括随机图案化掺杂物注入区来实现。各第一装置可与该掺杂物注入区物理隔开，以使其性能参数值在该范围内，而各第二装置可与一个或多个掺杂物注入区有连接(junction)，且该一个或多个连接可导致其性能参数值在该范围之外，反之亦然。该结构的一些实施例还可包括随机数生成器，其可与该装置的阵列可操作地连接，并经配置以利用该第一与第二装置(随机分布)的显著不同的性能参数值来生成基于PUF的随机数。
本文中还揭示形成上述用于实施基于物理不可克隆函数(PUF)的随机数生成器的结构的方法的实施例。所揭示的该方法的实施例可包括提供半导体层，以及利用该半导体层形成装置的阵列。该装置都可为依据相同的特定设计形成的相同类型的装置。不过，它们还可经形成以便尽管由该阵列中的该装置的其中一些(在本文中称为第一装置)呈现的性能参数的值在预定范围内(例如，基于该装置的该设计所建立的范围)，但由该阵列中的其它装置(在本文中称为第二装置)呈现的相同性能参数的值在该预定范围之外。这些第一及第二装置可随机分布于该阵列上。在所揭示的该方法的实施例中，该第一及第二装置的形成及随机分布可通过例如在该半导体层中形成随机图案化掺杂物注入区来实现。这些随机图案化掺杂物注入区可在装置形成之前或期间形成。可使用各种不同的技术来形成该随机图案化掺杂物注入区(在下面的详细说明部分中进一步说明)。在任何情况下，最终与该掺杂物注入区物理隔开的装置可具有在该预定范围内的性能参数值，以使它们成为该第一装置，而最终与一个或多个掺杂物注入区有连接的装置可具有在该范围之外的性能参数值，以使它们成为该第二装置(反之亦然)。该方法的一些实施例还可包括形成随机数生成器，其与该装置的阵列可操作地连接，并经配置以利用该第一与第二装置(随机分布)的该显著不同的性能参数值来生成基于PUF的随机数。
附图说明
通过参照附图自下面的详细说明将更好地理解本发明，该些附图并不一定按比例绘制，且其中：
图1显示用于实施基于物理不可克隆函数(PUF)的随机数生成器的芯片上结构的一个实施例的剖视图；
图2显示用于实施基于物理不可克隆函数(PUF)的随机数生成器的芯片上结构的另一个实施例的剖视图；
图3显示图1或图2的芯片上结构进一步包括随机数生成器的示意图；
图4显示用于形成图1或图2的芯片上结构的方法的流程图；
图5-9显示为了形成图1的芯片上结构，依据图4的流程图形成的部分完成的芯片上结构的剖视图；以及
图10-13显示为了形成图2的芯片上结构，依据图4的流程图形成的部分完成的芯片上结构的剖视图。
具体实施方式
如上所述，随着物联网(IoT)对象的使用越来越广泛，无线通信及数据正变得越来越容易受到各种安全威胁的影响，而先前所使用的基于软件的技术不再足以应对此类安全威胁。最近，开发了基于物理不可克隆函数(PUF)的随机数生成器，以为密码技术(例如，加密及解密)、高级认证等提供随机密钥(也就是，随机码)。基于PUF的随机数生成器不是用软件实施，而是用隐藏于芯片上的硬件实施。具体地说，基于PUF的随机数生成器是芯片上物理实体。一种示例的基于PUF的随机数生成器包括装置的阵列及电路，该电路与这些装置可操作地连接，以检测由随机制程变化(其在制造期间自然发生)导致的性能变化(例如，场效应晶体管(field effect transistor；FET)的阵列中的阈值电压变化、电阻器的阵列中的电阻变化等)。可使用此类性能变化来生成并输出随机多位二进制数。例如，随机数生成器可经配置以测试该些装置。对于性能参数值高于特定值的那些装置可输出位值“1”，而对于性能参数值低于该特定值的那些装置可输出位值“0”。理想地，此随机多位二进制数可被重复地且一致地生成(也就是，始终相同且不可重写)。然而，制造流程通常经设计以最大限度地降低制程变化，且如果/当自然发生的制程变化导致该阵列上的性能变化范围较小时，以及另外，如果/当此范围可能依据操作条件(例如，随着变化的温度及/或变化的操作电压)而变化时，很难确保重复地且一致地生成相同的随机二进制数。也就是说，每个装置的状态可能随着温度及/或电压条件的变化而变化。
鉴于上述，本文中揭示用于实施基于物理不可克隆函数(PUF)的随机数生成器的芯片上结构以及用于形成该结构(见图1的芯片上结构100及图2的芯片上结构200)的方法的实施例。
此结构100、200可包括半导体层及至少部分形成于该半导体层中的装置的阵列110、210。该阵列110、210中的该装置都可为相同类型的装置(例如，场效应晶体管、电阻器，或任意其它合适的装置)，且都可依据针对该装置的相同的特定设计形成。不过，尽管由阵列110、210中的该装置的其中一些(在本文中称为第一装置111、211)呈现的性能参数的值在预定范围内(例如，基于该装置的该设计所建立的范围)，但由阵列110中的其它装置(在本文中称为第二装置112、212)呈现的相同性能参数的值将在该预定范围之外。此外，第一及第二装置111-112、211-212随机分布于阵列110、210上。通过例如在该半导体层中包括随机图案化掺杂物注入区120、220，在结构100、200中实现第一及第二装置111-112、211-212的随机分布。如图所示，各第一装置111、211可与随机图案化掺杂物注入区120、220物理隔开，以使其性能参数值在该预定范围内，且各第二装置112、212可与一个或多个掺杂物注入区120、220有连接(也就是，可包含全部或部分该掺杂物注入区，或者可被整体或部分包含于其中)，且该一个或多个连接可导致其性能参数值在该范围之外。或者，各第一装置111、211可与一个或多个掺杂物注入区120、220有连接，且该一个或多个连接可导致其性能参数值在该预定范围内，且各第二装置112、212可与随机图案化掺杂物注入区120、220物理隔开，以使其性能参数值在该预定范围之外。
具体参照图1的芯片上结构100。结构100可包括半导体层101。此半导体层101可为块体单晶半导体衬底(例如，块体硅衬底或任意其它合适的块体单晶半导体衬底)，如图所示。或者，此半导体层101可为绝缘体上半导体结构(例如，绝缘体上硅(silicon-on-insulator；SOI)结构)的单晶半导体层(例如，单晶硅层或任意其它合适的单晶半导体层)。
结构100还可包括装置的阵列110，尤其隐藏于其它芯片组件190中(例如，在逻辑块之间等)的场效应晶体管(FET)的阵列。该FET都可依据相同的特定设计及流程形成。此特定设计可表明例如类型导电性(也就是，n型FET(NFET)或p型FET(PFET))、源极/漏极掺杂物注入浓度、沟道长度、沟道宽度等。在任何情况下，各FET可包括浅沟槽隔离(shallowtrench isolation；STI)区125，其形成于半导体层101中并定义各FET的主动区的界限。各FET还可包括位于半导体层101中的相应主动装置区内的源区(S)、漏区(D)以及横向位于该源区(S)与该漏区(D)之间的沟道区(C)。各FET还可包括位于邻近该沟道区(C)的半导体层101的至少一个表面上的栅极结构(G)。
对于FET的阵列110，可基于用以形成这些FET的特定设计来预定阈值电压范围，且该阈值电压范围可用以区分第一FET 111与第二FET 112。该预定阈值电压范围的外部界限可为例如与依据该特定设计所形成的快速装置(例如，3或6西格玛(sigma)快速装置)相关的最低阈值电压以及与依据该特定设计所形成的慢速装置(例如，3或6西格玛慢速装置)相关的最高阈值电压。由阵列110中的该FET的其中一些(在本文中称为第一FET 111)呈现的阈值电压值将在基于该FET的该特定设计所建立的该预定阈值电压范围内，而由阵列110中的其它FET(在本文中称为第二FET 112)呈现的阈值电压值将在该预定阈值电压范围之外。通过在半导体层101中包括随机图案化掺杂物注入区120，在结构100中实现这些第一及第二FET的随机分布。如图所示，各第一FET 111与掺杂物注入区120物理隔开，以使其阈值电压值在该预定阈值电压范围内，而各第二FET 112与一个或多个掺杂物注入区120有连接。例如，各第二FET 112中的沟道区(C)的全部或部分及/或源漏区(S及D)的其中一个或两个可形成于掺杂物注入区120内。作为该一个或多个连接的结果，该FET的阈值电压值可落在该阈值电压范围之外。
在一些实施例中，结构110的阵列110中的所有FET都可经设计而具有第一类型导电性，且与第二FET 112叠置的掺杂物注入区120也可具有该第一类型导电性。例如，该阵列中的所有该FET都可被设计为NFET，具有N+源/漏区以及P-或本征沟道区，且掺杂物注入区120可经掺杂而具有在较高导电水平的N-型(N-type)导电性。NFET的沟道区(C)的N-型掺杂可显著降低该NFET的阈值电压，以使其在正常阈值电压范围之外，且可能将该NFET的阈值电压降低很多，以使该NFET不再起作用。或者，阵列110中的所有该FET都可被设计为PFET，具有P+源/漏区以及N-或本征沟道区，且掺杂物注入区120可经掺杂而具有在较高导电水平的P-型(P-type)导电性。PFET的沟道区(C)的P-型掺杂可显著降低该PFET的阈值电压，以使其在正常阈值电压范围之外，且可能将该PFET的阈值电压降低很多，以使该PFET不再起作用。以此方式掺杂源区及/或漏区来增加或降低导电性也可影响阈值电压及/或装置性能。
在其它实施例中，阵列110中的所有该FET都可经设计而具有第一类型导电性，且与第二FET 112叠置的掺杂物注入区120可具有不同于该第一类型导电性的第二类型导电性。例如，阵列110中的所有该FET都可被设计为NFET，具有N+源/漏区及P-或本征沟道区，且掺杂物注入区120可经掺杂而具有在较高导电水平的P-型导电性。NFET的沟道区(C)的P-型掺杂可显著增加该NFET的阈值电压，以使其在正常阈值电压范围之外，且可能将该NFET的阈值电压增加很多，以使该NFET不再起作用。或者，阵列中的所有该FET都可被设计为PFET，具有P+源/漏区及N-或本征沟道区，且掺杂物注入区120可经掺杂而具有在较高导电水平的N-型导电性。PFET的沟道区(C)的N-型掺杂可显著增加该PFET的阈值电压，以使其在正常阈值电压之外，且可能将该PFET的阈值电压增加很多，以使该PFET不再起作用。以此方式掺杂源区及/或漏区来增加或降低导电性也可影响阈值电压及/或装置性能。
如下面关于方法实施例更详细所述，这些掺杂物注入区120可因用以在该掺杂物注入制程之前形成掩膜形状的技术而被随机图案化。因此，掺杂物注入区120的尺寸(包括长度、宽度及潜在深度)、形状、以及位置在芯片上结构100内变化(也就是，不均匀)，且在掺杂物注入区120之间的间隔距离(也就是，间距)也变化。也就是说，掺杂物注入区120相对于彼此以及相对于该结构中的其它组件具有不一致的尺寸、不一致的形状、以及不一致的间距。而且，该掺杂物注入区的尺寸、形状及位置的不一致不会在整个结构的位置之间镜像或重复，而是对于任意给定的长度测量都不一致。这与在该结构的其它组件之间的尺寸及间距的均匀性相反。因此，在阵列110内的第二FET 112的位置也将变化。
具体参照图2的芯片上结构200。结构200可包括半导体层201。此半导体层201可为块体单晶半导体衬底(例如，块体硅衬底或任意其它合适的块体单晶半导体衬底)，如图所示。或者，此半导体层201可为绝缘体上半导体结构(例如，绝缘体上硅(SOI)结构)的单晶半导体层(例如，单晶硅层或任意其它合适的单晶半导体层)。结构200还可包括位于半导体层201上方的额外半导体层202。额外半导体层202可为例如通常在栅极或牺牲栅极形成制程期间所使用的多晶硅层。
结构200还可包括装置的阵列210，尤其隐藏于其它芯片组件290中(例如，在逻辑块之间等)的多晶硅电阻器的阵列。该多晶硅电阻器都可依据相同的特定设计及流程在额外半导体层202中形成。此特定设计可表明例如该电阻器的尺寸(也就是，长度、宽度，以及深度)以及任意掺杂。对于多晶硅电阻器的阵列210，可基于用以形成这些电阻器的特定设计来预定电阻范围，且该电阻范围可用以区分第一电阻器211与第二电阻器212。该预定电阻范围的外部界限可为例如与依据该特定设计所形成的多晶硅电阻器相关的最低及最高电阻。由阵列210中的该多晶硅电阻器的其中一些(在本文中称为第一电阻器211)呈现的电阻值将在基于该电阻器的该特定设计所建立的该预定电阻范围内，而由阵列210中的其它电阻器(在本文中称为第二电阻器212)呈现的电阻值将在该预定电阻范围之外。通过在图案化该电阻器的区域内的额外半导体层202内包括随机图案化掺杂物注入区220，在结构200中实现这些第一及第二电阻器的随机分布。依据用以形成该掺杂物注入区的电阻器材料及掺杂物，各第一电阻器211可不具有任意掺杂物注入区220，以使其电阻值在该预定电阻范围内，且各第二电阻器212可包括一个或多个掺杂物注入区220，以使该电阻器的电阻器落在该预定电阻范围之外。或者，各第一电阻器可包括一个或多个掺杂物注入区，以使其电阻值在该预定电阻范围内，且各第二电阻器可不具有此类掺杂物注入区，以使其电阻值落在该预定电阻范围之外。
在一些实施例中，针对阵列210中的该多晶硅电阻器的该特定设计可规定该电阻器将为未掺杂(也就是，本征)，且第二电阻器212中的掺杂物注入区220可具有一种或另一种导电性(也就是，N型或P型)，从而增加导电性并降低该电阻器的电阻率。
在一些实施例中，针对阵列210中的该多晶硅电阻器的特定设计可规定该电阻器将具有第一类型导电性，且第二电阻器212中的掺杂物注入区220也可具有该第一类型导电性，从而增加导电性并降低该电阻器的电阻率。因此，例如，N-第二电阻器212可包括N+掺杂物注入区220，以增加导电性并降低电阻率。或者，P-第二电阻器212可包括P+掺杂物注入区220，以增加导电性并降低电阻率。
在一些实施例中，针对阵列210中的该多晶硅电阻器的该特定设计可规定该电阻器将具有第一类型导电性，且第二电阻器212中的掺杂物注入区220可具有与该第一类型导电性不同的第二类型导电性，从而形成二极管，其增加电阻率并降低该电阻器的导电性。因此，例如，N+第二电阻器212可包括P+掺杂物注入区220，从而形成二极管，以增加电阻率。或者，P+第二电阻器212可包括N+掺杂物注入区220，从而形成二极管，以增加电阻率。
在每个所揭示的结构中的任何情况下，掺杂物注入区120、220可因用以在该掺杂物注入制程之前形成掩膜形状的技术而被随机图案化(如下面关于方法实施例更详细所述)。因此，掺杂物注入区120、220的尺寸、形状、以及位置将在芯片上结构100、200内变化(也就是，不均匀)。所以，在阵列110、210内的第二装置112、212的位置也将变化。
应当理解，上面详细所述以及图1及2中所示的结构的实施例并非意图限制。该结构的替代实施例可包括一些其它类型装置(例如，二极管，其它类型的晶体管、电容器等，而不是FET或电阻器)的阵列，只要这些装置中的随机装置的性能参数值可因半导体层内的随机图案化掺杂物注入区而被显著改变。
请再次组合参照所揭示的图1的结构100与图2的结构200的实施例，各结构100、200还可包括位于装置的阵列110、210上方的一个或多个层间介电(interlayerdielectric；ILD)材料层103、203，以及基本垂直穿过ILD材料103、203延伸至装置111-112、211-212的节点的中间工艺(middle of the line；MOL)接触104、204。
图3显示芯片上结构100(或替代地，芯片上结构200)的示意图，该芯片上结构还可包括随机数生成器150、250。此随机数生成器150、250可与装置的阵列110、210可操作地连接(例如，通过MOL接触104、204以及上层线路(未显示))。此随机数生成器150、250还可经配置以利用该第一与第二装置(如上所述，它们为随机分布)的该显著不同的性能参数值，以生成基于PUF的随机多位二进制数。
例如，在阵列110、210中的各位置的各装置可对应于该随机多位随机数的给定位(bit)位置。随机数生成器150、250可经配置以分别测试阵列110、210中的各特定装置，以确定由该特定装置呈现的性能参数值在该预定范围内还是在该预定范围之外。随机数生成器150还可经配置以在由该特定装置呈现的该性能参数值在该预定范围内时，针对该特定位位置输出0值位，或者当由该特定装置呈现的该性能参数值在该预定范围之外时，针对该特定位位置输出1值位(反之亦然)。或者，任意其它随机数生成器经配置以利用可检测的性能变化从装置的阵列生成多位随机数(例如，基于环形振荡器的随机数生成器等)。此类随机数生成器是本领域公知的，因此，从本说明书略去其细节，以使读者关注所揭示的实施例的显著态样。
在任何情况下，由随机数生成器150、250生成的该随机多位二进制数可被重复地且一致地生成(也就是，稳定，始终相同且不可重写)(不是因为该随机数生成器本身)，而是因为在所揭示的结构100、200的实施例中，该随机图案化掺杂物注入区120、220确保由第一及第二装置111-112、211-212(在阵列110、210上随机分布)呈现的该性能参数值的差别较大，从而确保各装置的状态将保持相同(也就是，第一装置111、211将保持第一装置，且第二装置112、212将保持第二装置112)并容易检测，即使是在温度及/或电压条件变化的情况下。因此，该随机多位二进制数可作为随机密钥(也就是，随机码)被用于密码技术(例如，加密及解密)、高级认证等。
请参照图4的流程图，本文中还揭示形成上述用于实施基于物理不可克隆函数(PUF)的随机数生成器的结构(例如，图1的结构100或图2的结构200)的方法的实施例。
一般来说，所揭示的该方法的实施例可包括提供半导体层(见制程步骤402)。利用该半导体层可形成装置的阵列110、210(见制程步骤404，以及例如图1的结构100或图2的结构200)。在任何情况下，该装置都可为依据相同的特定设计形成的相同类型的装置。不过，在制程步骤404中可专门形成该阵列中的该装置，从而尽管由阵列110、210中的该装置的其中一些(在本文中称为第一装置111、211)呈现的性能参数的值在预定范围(例如，基于该些装置的该设计所建立的范围)内，但由阵列110、210中的其它装置(在本文中称为第二装置112、212)呈现的相同性能参数的值在该预定范围之外。此外，该阵列中的该装置可经专门形成以使上述第一及第二装置111-112、211-212在阵列110、210上随机分布。例如，通过在该半导体层中形成随机图案化掺杂物注入区120、220，可实现阵列110、210中的该装置(包括第一及第二装置111-112、211-212)的形成及随机分布。随机图案化掺杂物注入区120、220可在装置形成之前或期间形成。而且，可使用各种不同的技术来形成该随机图案化掺杂物注入区(如下面更详细所述)。
出于本揭示的目的，随机图案化掺杂物注入区是指掺杂物注入区120的尺寸(包括长度、宽度及潜在深度)、形状、以及位置变化的掺杂物注入区，该掺杂物注入区之间的间隔距离(也就是，间距)也变化(也就是，不均匀)。也就是说，该掺杂物注入区相对于彼此以及相对于该结构中的其它组件具有不一致的尺寸、不一致的形状、以及不一致的间距。而且，该掺杂物注入区的尺寸、形状及位置的不一致不会在整个结构的位置之间镜像或重复，而是对于任意给定的长度测量都不一致。
在任何情况下，最终与掺杂物注入区120、220物理隔开的阵列110、210的装置可具有在预定范围内的性能参数值，以使它们成为第一装置111、211，而最终与一个或多个掺杂物注入区120、220有连接(也就是，最终被整体或部分包含于或包含一个或多个掺杂物注入区)的阵列110、210中的装置可具有落在该预定范围之外的性能参数值，以使它们成为第二装置112、212。或者，反之亦然。也就是说，最终与掺杂物注入区120、220物理隔开的阵列110、210的装置可具有在该预定范围之外的性能参数值，以使它们成为第二装置112、212，而最终与一个或多个掺杂物注入区120、220有连接(也就是，最终被整体或部分包含于或包含一个或多个掺杂物注入区)的阵列110、210中的装置可具有在该预定范围内的性能参数值，以使它们成为第一装置111、211。
本文中所揭示的一种示例方法实施例形成图1的芯片上结构100。此方法实施例可包括提供半导体层101(见制程步骤402及图5)。此半导体层101可为块体单晶半导体衬底(例如，块体硅衬底或任意其它合适的块体单晶半导体衬底)，如图所示。或者，此半导体层101可为绝缘体上半导体结构(例如，绝缘体上硅(SOI)结构)的单晶半导体层(例如，单晶硅层或任意其它合适的单晶半导体层)。
利用半导体层101可形成装置的阵列110，尤其场效应晶体管(FET)的阵列(见制程步骤404)。该FET可依据相同的特定设计及流程形成。此特定设计可表明例如类型导电性(也就是，n型FET(NFET)或p型FET(PFET))、源极/漏极掺杂物注入浓度、沟道长度、沟道宽度等。此外，该阵列中的该FET可经形成以使由阵列110中的该FET的其中一些(在本文中称为第一FET 111)呈现的阈值电压值在预定阈值电压范围内，而由阵列110中的其它FET(在本文中称为第二FET 112)呈现的阈值电压值在该预定阈值电压范围之外，并使该第一及第二FET在整个阵列110中随机分布。应当注意，可基于用以形成该FET的该特定设计来预定该阈值电压范围。该预定阈值电压范围的外部界限可为例如与依据该特定设计所形成的快速装置(例如，3或6西格玛快速装置)相关的最低阈值电压以及与依据该特定设计所形成的慢速装置(例如，3或6西格玛慢速装置)相关的最高阈值电压。
为形成FET的阵列110(包括第一及第二FET 111-112，如上所述)，在半导体层101的顶部表面上可形成第一介电层601(见制程步骤411及图6)。接着，在第一介电层601上可形成第二介电层602(见制程步骤412及图6)。第二介电层602可不同于第一介电层601。例如，在一个实施例中，第一介电层601可为氮化硅层，而第二介电层602可为二氧化硅层。接着，可形成开口601(例如，光刻图案化及蚀刻)，以使其基本垂直穿过第二介电层602延伸至第一介电层601(见制程步骤413及图6)。可专门形成此开口610，以使其定义半导体层101中的阵列区的界限。也就是说，直接排列于开口610下方的半导体层101的部分可为用以形成装置的阵列110的该阵列区。
随后，在此定义的阵列区中可形成随机图案化掺杂物注入区120。为形成该随机图案化掺杂物注入区，在开口610内的第一介电层601的顶部表面上可随机沉积掩蔽材料的颗粒720(见制程步骤414)。出于本揭示的目的，掩蔽材料的颗粒是指该掩蔽材料的斑点(speck)或其它微小或较小部分。此类颗粒720可通过执行对第二介电层602具有选择性并对第一介电层601仅具有部分选择性的外延半导体沉积制程随机沉积，以将掩蔽材料作为颗粒720沉积于开口610内的第一介电层601上，而不是第二介电层602上(见图7A)。或者，颗粒720可通过任意其它合适的技术在开口610内的第一介电层601的表面上随机沉积。此类技术包括但不限于以下制程：将开口610暴露于含水胶体悬浮液(aqueous colloidalsuspension)；执行溅射沉积制程；以及执行气溶胶喷射(aerosol spray)沉积制程。本领域的技术人员将意识到，通过这些技术，掩蔽材料的颗粒720也将被沉积于第二介电层602的暴露表面上，如图7B中所示。在任何情况下，该掩蔽材料的该随机沉积颗粒在颗粒之间具有不同的尺寸(包括长度、宽度及潜在深度)、形状、以及位置，以及不同的间隔距离(也就是，间距)。也就是说，所沉积的掩蔽材料的颗粒相对于彼此以及相对于该结构中的其它组件具有不一致的尺寸、不一致的形状、以及不一致的间距。而且，该颗粒的尺寸、形状及位置的不一致不会在位置之间镜像或重复。因此，该半导体层的掩蔽部分排列于颗粒720下方，且未掩蔽部分与该掩蔽部分相邻。最后，可执行掺杂物注入制程，以在半导体层101的该阵列区的该未掩蔽部分内形成掺杂物注入区120(见制程步骤415及图8)。
在一些实施例中，随后，阵列110中的该FET将依据该特定设计形成以具有第一类型导电性，且掺杂物注入区120可经形成而具有相同的第一类型导电性。例如，当依据特定设计形成NFET时，可形成随机图案化N-型掺杂物注入区，或者，当依据特定设计形成PFET时，可形成时随机图案化P-型掺杂物注入区。在其它实施例中，随后，阵列110中的该FET将依据该特定设计形成以具有第一类型导电性，且掺杂物注入区120可经形成而具有不同于该第一类型导电性的第二类型导电性。也就是说，当依据特定设计形成PFET时，可形成随机图案化N-型掺杂物注入区，或者，当依据特定设计形成NFET时，可形成随机图案化P-型掺杂物注入区。由于从该随机沉积的掩蔽材料的颗粒形成的各种不同的掩膜形状，掺杂物注入区120的尺寸、形状及位置将在该芯片上结构内变化(也就是，不均匀)。
一旦形成随机图案化掺杂物注入区120，即可移除介电层601-602以及在其上的任意颗粒720(例如，利用传统的氮化硅及二氧化硅剥离技术)。接着，可执行额外制程，以完成该FET结构(见制程步骤416及图1)。此额外制程可包括但不限于以下制程：在半导体层101中形成浅沟槽隔离(shallow trench isolation；STI)区125(例如，以定义正形成的该FET的主动区的界限)；在指定沟道区上形成栅极结构(G)；掺杂源漏区(S，D)；沉积层间介电(ILD)材料103；以及形成至各FET的节点的中间工艺(MOL)接触104。
由于随机图案化掺杂物注入区120的该不同尺寸、形状及位置，在阵列110内的一些FET(在本文中称为第一FET 111)将与掺杂物注入区120完全隔开，以使它们的阈值电压值在该预定阈值电压范围内，且在阵列110内的其它FET(在本文中称为第二FET 112)将与一个或多个掺杂物注入区120有连接(也就是，它们的相应沟道区(C)的全部或部分将被包含于掺杂物注入区120内)，以使它们的阈值电压值落在该阈值电压范围之外。
出于示例的目的，在附图中显示并在上面说明在形成STI区125及其它FET组件(例如，栅极、源/漏区等)之前执行在半导体层101中形成随机图案化掺杂物注入区120的制程。应当理解，作为替代，可使用基本上相同的制程步骤以在FET制程期间在一些其它阶段形成随机图案化掺杂物注入区120。例如，在一些实施例中，可在STI形成之后接着形成随机图案化掺杂物注入区120(如图9中所示)。在其它实施例中，可在栅极图案化之后接着形成该随机图案化掺杂物注入区。本领域的技术人员将意识到，在流程后期(例如，在STI或栅极形成以后)形成的该掺杂物注入区将经历较少的热预算(thermal budgeting)，并因此将呈现较少的掺杂物外扩散。
利用与上述类似的技术，在本文中所揭示的另一个示例方法实施例形成图2的芯片上结构200。不过，在此情况下，该装置为多晶硅电阻器，在附图中显示并在下面说明它们形成于用以形成FET栅极结构的同一多晶硅层中。具体地说，此方法实施例可包括设置半导体层201。半导体层201可为块体单晶半导体衬底(例如，块体硅衬底或任意其它合适的块体单晶半导体衬底)，如图所示。或者，此半导体层201可为绝缘体上半导体结构(例如，绝缘体上硅(SOI)结构)的单晶半导体层(例如，单晶硅层或任意其它合适的单晶半导体层)。接着，在半导体层201中可形成浅沟槽隔离(STI)区225。浅沟槽隔离(STI)区125可定义半导体层201中的主动装置区。可选择地，还可形成STI区125以为随后将形成于半导体层201上方的装置的阵列提供隔离。
接着，在半导体层201上及STI区225上方可沉积额外半导体层202(见制程步骤402及图10)。此额外半导体层202可为多晶硅层。随后，利用多晶硅层202可形成装置的阵列210，尤其多晶硅电阻器的阵列(见制程步骤404)。该多晶硅电阻器都可依据相同的特定设计及流程形成于多晶硅层202中。此特定设计可表明例如该多晶硅电阻器的尺寸(也就是，长度、宽度，以及深度)以及任意掺杂。此外，该多晶硅电阻器可经形成以使由阵列210中的该电阻器的其中一些(在本文中称为第一电阻器211)呈现的电阻值在预定电阻范围内，以使由阵列210中的其它电阻器(在本文中称为第二电阻器212)呈现的电阻值在该预定电阻范围之外，并使该第一及第二电阻器在整个阵列210上随机分布。应当注意，可基于用以形成该电阻器的该特定设计来预定该电阻范围。该预定电阻范围的外部界限可为例如与依据该特定设计所形成的多晶硅电阻器相关的最低及最高电阻。
为形成装置的阵列210(包括第一及第二电阻器211-212，如上所述)，在多晶硅层202的顶部表面上可形成第一介电层1101(见制程步骤411及图11)。接着，在第一介电层1101上可形成第二介电层1102(见制程步骤412及图11)。该第二介电层1102可不同于第一介电层1101。例如，在一个实施例中，第一介电层1101可为氮化硅层，且第二介电层1102可为二氧化硅层。接着，可形成开口1110(例如，光刻图案化及蚀刻)，以使其基本垂直穿过第二介电层1102延伸至第一介电层1101(见制程步骤413及图11)。此开口1110可经专门形成以使其定义多晶硅层202中的阵列区的界限。
依据该多晶硅电阻器的该特定设计，排列于开口1110下方并随后被图案化为阵列210的该多晶硅电阻器的多晶硅层202的部分可保持未掺杂(也就是，本征)，或者可经掺杂以具有给定类型的导电性，以及因此给定的导电水平或电阻率水平。
随后，在排列于开口1110下方的多晶硅层202的该部分中可形成随机图案化掺杂物注入区220。为形成该随机图案化掺杂物注入区，可将掩蔽材料的颗粒1120随机沉积于开口1110内的第一介电层1101的顶部表面上(见制程步骤414)。应当注意，可使用上面所述及图7A及7B中所示的用于沉积掩蔽材料的颗粒720的相同技术来沉积颗粒1120。接着，可执行掺杂物注入制程，以专门在多晶硅层202的未掩蔽部分内形成随机图案化掺杂物注入区220(见制程步骤415及图12)。
在一些实施例中，所使用的特定设计可规定该多晶硅电阻器将为未掺杂(也就是，本征)，且掺杂物注入区220可经形成以具有一种或另一种导电性(也就是，N-型或P-型)。在一些实施例中，所使用的特定设计可规定该多晶硅电阻器将具有第一类型导电性，且掺杂物注入区220可经形成从而也具有该第一类型导电性。在一些实施例中，所使用的特定设计可规定该多晶硅电阻器将具有第一类型导电性，且掺杂物注入区220可经形成以具有不同于该第一类型导电性的第二类型导电性。应当注意，由于从该随机沉积的掩蔽材料的颗粒形成的该掩膜，掺杂物注入区220的尺寸、形状、以及位置将在该芯片上结构内变化(也就是，不均匀)。
一旦形成随机掺杂物注入区220，即可移除介电层1101-1102以及在其上的任意颗粒1120(例如，利用传统的氮化硅及二氧化硅剥离技术)。接着，可执行额外制程，以完成该多晶硅电阻器结构(见制程步骤416)。此额外制程可包括多晶硅层202的光刻图案化及蚀刻，以形成该多晶硅电阻器形状。应当注意，该多晶硅电阻器形状的形成可与在该芯片上结构的其它区中利用同一多晶硅层202形成其它芯片上组件290(例如，逻辑块中的晶体管等)的多晶硅栅极同时执行(见图12)。额外制程还可包括沉积层间介电(ILD)材料203，以及形成至各多晶硅电阻器的节点的中间工艺(MOL)接触204(见图13)。
由于掺杂物注入区220的不同尺寸、形状、以及位置，在阵列210内的一些多晶硅电阻器(在本文中称为第一电阻器211)将与掺杂物注入区220完全隔开，以使它们的电阻值在该预定电阻范围内，且在阵列210内的其它多晶硅电阻器(在本文中称为第二电阻器212)将与一个或多个掺杂物注入区220有连接(也就是，将包含掺杂物注入区的全部或部分)，以使它们的电阻值落在该电阻范围之外。
应当理解，在制程步骤404形成并在附图中显示的阵列110、210用于示例说明目的，并非意图限制。该方法的其它实施例可包括形成其它装置(例如，二极管、其它类型的晶体管、电容器等，而不是FET或电阻器)的阵列，只要该装置中的随机装置的性能参数值可因在制程步骤414-416所形成的随机图案化掺杂物注入区而被显著改变。
请再次参照图4的流程图，该方法实施例还可包括形成随机数生成器150、250(见制程步骤406及图3)。此随机数生成器150、250可经形成以使其与装置的阵列110、210可操作地连接(例如，通过MOL接触104、204以及上层线路(未显示))。此随机数生成器150、250还可经形成以使其经配置以利用该第一与第二装置(如上所述，它们为随机分布)的该显著不同的性能参数值，以生成基于PUF的随机多位二进制数。此类随机数生成器是本领域公知的，因此，从本说明书略去其细节，以使读者关注所揭示的实施例的显著态样。在任何情况下，由随机数生成器150、250生成的该随机多位二进制数可被重复地且一致地生成(也就是，稳定，始终相同且不可重写)(不是因为该随机数生成器本身)，而是因为在所揭示的方法实施例中，在该阵列区中形成随机图案化掺杂物注入区120、220确保由第一及第二装置111-112、211-212(在阵列110、210上随机分布)呈现的该性能参数值的差别将较大，从而确保各装置的状态将保持相同(也就是，第一装置111、211将保持第一装置，且第二装置112、212将保持第二装置112)并容易检测，即使是在温度及/或电压条件变化的情况下。因此，该随机多位二进制数可作为随机密钥(也就是，随机码)被用于密码技术(例如，加密及解密)、高级认证等。
如上所述的方法用于集成电路芯片的制造中。制造者可以原始晶圆形式(也就是，作为具有多个未封装芯片的单个晶圆)、作为裸芯片，或者以封装形式分配所得的集成电路芯片。在后一种情况中，该芯片设于单芯片封装件中(例如塑料承载件，其具有附着至母板或其它更高层次承载件的引脚)或者多芯片封装件中(例如陶瓷承载件，其具有单面或双面互连或嵌埋互连)。在任何情况下，接着将该芯片与其它芯片、分立电路元件和/或其它信号处理装置集成，作为(a)中间产品例如母板的部分，或者作为(b)最终产品的部分。该最终产品可为包括集成电路芯片的任意产品，涉及范围从玩具及其它低端应用直至具有显示器、键盘或其它输入装置以及中央处理器的先进电脑产品。
此外，应当理解，在上述结构及方法中，半导体材料是指导电属性可通过掺杂杂质而改变的材料。示例半导体材料包括例如硅基半导体材料(例如，硅、硅锗、碳化锗硅、碳化硅等)以及氮化镓基半导体材料。纯半导体材料，尤其不掺杂用于调节导电性的杂质的半导体材料(也就是，未掺杂半导体材料)在本领域中被称为本征半导体。掺杂有用于调节导电性的杂质的半导体材料(也就是，掺杂半导体材料)在本领域中被称为非本征半导体。而且，应当理解，可使用不同的杂质(也就是，不同的掺杂物)来获得不同的导电类型(例如，P-型导电性及N-型导电性)，且掺杂物可依据所使用的不同半导体材料而变化。例如，通常用第III族掺杂物例如硼(B)或铟(In)掺杂硅基半导体材料(例如，硅、硅锗等)，以获得P-型导电性，通常用第V族掺杂物例如砷(As)、磷(P)或锑(Sb)掺杂硅基半导体材料，以获得N-型导电性。通常用镁(Mg)掺杂氮化镓(GaN)基半导体材料，以获得P型导电性，或用硅(Si)掺杂，以获得N型导电性。本领域的技术人员还将意识到，不同的导电水平将依赖于给定半导体区中的掺杂物的相对浓度水平。
应当理解，本文中所使用的术语是出于说明所揭示的结构及方法的目的，并非意图限制。例如，除非上下文中另外明确指出，否则这里所使用的单数形式“一”、“一个”以及“该”也意图包括复数形式。另外，本文中所使用的术语“包括”和/或“包含”表明所述特征、整体、步骤、操作、元件和/或组件的存在，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件，和/或其群组。而且，本文中所使用的术语例如“右”、“左”、“垂直”、“水平”、“顶部”、“底部”、“上方”、“下方”、“在上”、“在下”、“下面”、“上面”、“平行”、“直立”等意图说明当它们以附图中取向并显示时的相对位置(除非另外指出)，且术语如“接触”、“直接接触”、“毗邻”、“直接相邻”、“紧邻”等意图表示至少一个元件物理接触另一个元件(没有其它元件隔开所述元件)。本文中所使用的术语“横向”说明当元件以附图中取向并显示时该些元件的相对位置，尤其表示一个元件位于另一个元件的侧边而不是另一个元件的上方或下方。例如，一个元件横向邻近另一个元件将在该另一个元件旁边，一个元件横向紧邻另一个元件将直接在该另一个元件旁边，以及一个元件横向围绕另一个元件将邻近并环绕该另一个元件的外侧壁。所附的权利要求中的所有方式或步骤加功能元素的相应结构、材料、动作及等同意图包括执行该功能的任意结构、材料或动作结合具体请求保护的其它请求保护的元素。
对本发明的各种实施例所作的说明是出于示例目的，而非意图详尽无遗或限于所揭示的实施例。许多修改及变更将对于本领域的普通技术人员显而易见，而不背离所述实施例的范围及精神。本文中所使用的术语经选择以最佳解释所述实施例的原理、实际应用或在市场已知技术上的技术改进，或者使本领域的普通技术人员能够理解本文中所揭示的实施例。

Claims (20)

1.一种结构，包括：
半导体层；
随机图案化掺杂物注入区，位于该半导体层中；以及
装置的阵列，至少部分位于该半导体层中，
其中，由于该半导体层中的该随机图案化掺杂物注入区，该装置包括具有在预定范围内的性能参数值的第一装置以及具有在该预定范围之外的性能参数值的第二装置，且该第一装置及该第二装置随机分布于该阵列。
2.如权利要求1所述的结构，
其中，该随机图案化掺杂物注入区具有不同的尺寸及不均匀的间隔距离，以及
其中，在该随机图案化掺杂物注入区与该阵列中的该装置的至少其中一些之间的连接导致该第一装置的该性能参数值与该第二装置的该性能参数值之间的差别。
3.如权利要求2所述的结构，
其中，该阵列中的该装置包括场效应晶体管，
其中，该性能参数值包括阈值电压值，
其中，该预定范围包括基于该场效应晶体管的特定设计的预定阈值电压范围，以及
其中，该掺杂物注入区使该场效应晶体管的至少其中一些的该阈值电压值落在该预定阈值电压范围之外。
4.如权利要求3所述的结构，其中，该预定阈值电压范围从快速场效应晶体管的最低阈值电压延伸至慢速场效应晶体管的最高阈值电压。
5.如权利要求3所述的结构，其中，该场效应晶体管及该掺杂物注入区具有第一类型导电性。
6.如权利要求3所述的结构，其中，该场效应晶体管具有第一类型导电性，且该掺杂物注入区具有不同于该第一类型导电性的第二类型导电性。
7.如权利要求2所述的结构，
其中，该阵列中的该装置包括电阻器，
其中，该性能参数值包括电阻值，
其中，该预定范围包括基于该电阻器的特定设计的预定电阻范围，以及
其中，该掺杂物注入区使该电阻器的至少其中一些的该电阻值落在该预定电阻范围之外。
8.一种结构，包括：
半导体层；
随机图案化掺杂物注入区，位于该半导体层中；
装置的阵列，至少部分位于该半导体层中，
其中，由于该半导体层中的该随机图案化掺杂物注入区，该阵列中的该装置包括具有在预定范围内的性能参数值的第一装置以及具有在该预定范围之外的性能参数值的第二装置，且该第一装置及该第二装置随机分布于该阵列；以及
随机数生成器，与该装置的阵列可操作地连接，并基于该阵列内的该第一装置及该第二装置的分布生成随机数。
9.如权利要求8所述的结构，
其中，该随机图案化掺杂物注入区具有不同的尺寸及不均匀的间隔距离，以及
其中，在该随机图案化掺杂物注入区与该阵列中的该装置的至少其中一些之间的连接导致该第一装置的该性能参数值与该第二装置的该性能参数值之间的差别。
10.如权利要求9所述的结构，
其中，该阵列中的该装置包括场效应晶体管，
其中，该性能参数值包括阈值电压值，
其中，该预定范围包括基于该场效应晶体管的特定设计的预定阈值电压范围，以及
其中，该掺杂物注入区使该场效应晶体管的至少其中一些的该阈值电压值落在该预定阈值电压范围之外。
11.如权利要求10所述的结构，其中，该预定阈值电压范围从快速场效应晶体管的最低阈值电压延伸至慢速场效应晶体管的最高阈值电压。
12.一种方法，包括：
提供半导体层；
在该半导体层中形成随机图案化掺杂物注入区；以及
利用该半导体层形成装置的阵列，其中，由于该随机图案化掺杂物注入区，该阵列中的该装置经形成以包括具有在预定范围内的性能参数值的第一装置以及具有在该预定范围之外的性能参数值的第二装置，且该第一装置及该第二装置随机分布于该阵列。
13.如权利要求12所述的方法，
其中，该随机图案化掺杂物注入区具有不同的尺寸及不均匀的间隔距离，以及
其中，在该随机图案化掺杂物注入区与该阵列中的该装置的至少其中一些之间的连接导致该第一装置的该性能参数值与该第二装置的该性能参数值之间的差别。
14.如权利要求12所述的方法，其中，所述形成该随机图案化掺杂物注入区包括：
在该半导体层的表面上方随机沉积掩蔽材料的颗粒，以使该半导体层包括排列于该颗粒下方的掩蔽部分以及围绕该掩蔽部分的未掩蔽部分；
执行掺杂物注入制程，以在该半导体层的该未掩蔽部分中形成该随机图案化掺杂物注入区；以及
移除该颗粒。
15.如权利要求14所述的方法，其中，所述形成该随机图案化掺杂物注入区还包括：
在所述随机沉积该掩蔽材料的该颗粒之前，在该半导体层的该表面上形成第一介电层；
在该第一介电层上形成第二介电层，其中，该第二介电层不同于该第一介电层；
形成穿过该第二介电层延伸至该第一介电层的开口，其中，该开口定义该装置的阵列在该半导体层中的阵列区；以及
执行任意以下制程，以在该开口内的该第一介电层上随机沉积该掩蔽材料的该颗粒：
执行外延半导体沉积制程，其中，该外延半导体沉积制程对该第二介电层具有选择性并对该第一介电层仅具有部分选择性，以使该掩蔽材料作为颗粒仅沉积在该开口内的该第一介电层上；
将该开口暴露于含水胶体悬浮液；
执行溅射沉积制程；以及
执行气溶胶喷射沉积制程。
16.如权利要求12所述的方法，其中，所述形成该装置的阵列包括依据特定设计形成场效应晶体管的阵列，
其中，该性能参数值包括阈值电压值，
其中，该预定范围包括基于该特定设计的预定阈值电压范围，以及
其中，该掺杂物注入区使该场效应晶体管的至少其中一些的该阈值电压值落在该预定阈值电压范围之外。
17.如权利要求16所述的方法，其中，该预定阈值电压范围从快速场效应晶体管的最低阈值电压延伸至慢速场效应晶体管的最高阈值电压。
18.如权利要求16所述的方法，其中，该场效应晶体管及该掺杂物注入区经形成以具有第一类型导电性。
19.如权利要求16所述的方法，其中，该场效应晶体管经形成以具有第一类型导电性，且该掺杂物注入区经形成以具有不同于该第一类型导电性的第二类型导电性。
20.如权利要求12所述的方法，
其中，所述形成该装置的阵列包括形成电阻器的阵列，
其中，该性能参数值包括电阻值，
其中，该预定范围包括基于该电阻器的特定设计的预定电阻范围，以及
其中，该掺杂物注入区使该电阻器的至少其中一些的该电阻值落在该预定电阻范围之外。
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