KR101489088B1 - 식별키 생성 장치 및 방법 - Google Patents

식별키 생성 장치 및 방법 Download PDF

Info

Publication number
KR101489088B1
KR101489088B1 KR20130105470A KR20130105470A KR101489088B1 KR 101489088 B1 KR101489088 B1 KR 101489088B1 KR 20130105470 A KR20130105470 A KR 20130105470A KR 20130105470 A KR20130105470 A KR 20130105470A KR 101489088 B1 KR101489088 B1 KR 101489088B1
Authority
KR
South Korea
Prior art keywords
region
threshold value
width
bipolar junction
junction transistor
Prior art date
Application number
KR20130105470A
Other languages
English (en)
Inventor
최병덕
김동규
Original Assignee
(주) 아이씨티케이
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주) 아이씨티케이 filed Critical (주) 아이씨티케이
Priority to KR20130105470A priority Critical patent/KR101489088B1/ko
Priority to EP19160788.6A priority patent/EP3564843A1/en
Priority to PCT/KR2014/001255 priority patent/WO2015034147A1/ko
Priority to US14/916,492 priority patent/US10224295B2/en
Priority to EP14842135.7A priority patent/EP3043283B1/en
Application granted granted Critical
Publication of KR101489088B1 publication Critical patent/KR101489088B1/ko
Priority to US16/270,298 priority patent/US10629548B2/en
Priority to US16/389,714 priority patent/US10629549B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/60—Protecting data
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/57—Protection from inspection, reverse engineering or tampering
    • H01L23/576—Protection from inspection, reverse engineering or tampering using active circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/73—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by creating or determining hardware identification, e.g. serial numbers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09C—CIPHERING OR DECIPHERING APPARATUS FOR CRYPTOGRAPHIC OR OTHER PURPOSES INVOLVING THE NEED FOR SECRECY
    • G09C1/00—Apparatus or methods whereby a given sequence of signs, e.g. an intelligible text, is transformed into an unintelligible sequence of signs by transposing the signs or groups of signs or by replacing them by others according to a predetermined system
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/08—Key distribution or management, e.g. generation, sharing or updating, of cryptographic keys or passwords
    • H04L9/0861—Generation of secret information including derivation or calculation of cryptographic keys or passwords
    • H04L9/0866—Generation of secret information including derivation or calculation of cryptographic keys or passwords involving user or device identifiers, e.g. serial number, physical or biometrical information, DNA, hand-signature or measurable physical characteristics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
    • H04L2209/12—Details relating to cryptographic hardware or logic circuitry

Abstract

BJT 공정에서의 공정 편차를 이용하여 식별키를 생성하는 장치 및 방법이 제공된다. BJT의 유효 베이스 폭을 제1 임계값 이상 제2 임계값 이하가 되도록 디자인하거나 베이스 영역 내에서 에미터 영역과의 접합에 의해 생성되는 제1 공핍 영역의 폭과 컬렉터 영역과의 접합에 의해 생성되는 제2 공핍 영역의 폭의 합이 상기 베이스 영역의 폭과 차이가 제1 임계값 이상 제2 임계값 이하가 되도록 BJT를 제조할 수 있다. 에미터 영역과 컬렉터 영역의 단락여부는 공정 편차에 의해 확률적으로 발생하고, 제조된 BJT에서 베이스에 통상의 턴-온 전압을 인가하지 않는 경우, 독출부를 통해 단락여부를 식별하고 식별키를 제공한다.

Description

식별키 생성 장치 및 방법{APPARATUS AND METHOD FOR GENERATING IDENTIFICATION KEY}
하드웨어 보안을 위해 식별키를 생성하는 장치 및 방법에 연관되며, 보다 구체적으로는 반도체 공정 편차를 이용하여 PUF(Physically Unclonable Function)를 구현하여 식별키를 생성하는 장치 및 방법에 연관된다.
정보화 사회가 고도화 됨에 따라 개인 정보 보호의 필요성도 높아지고 있고, 개인 정보를 암호화 및 복호화하여 안전하게 전송하는 보안 시스템을 구축하는 기술이 요구된다.
최근에는 컴퓨팅 디바이스에 저장된 식별키에 대하여, 부채널 공격(Side channel attack), 역공학(Reverse engineering) 공격 등의 다양한 공격이 이루어지고 있는 추세이다. 이런 공격에 대하여 안전하게 식별키를 생성 및 저장하는 방법으로 PUF 기술이 개발되고 있다.
PUF는 예측 불가능한 (Unpredictable) 디지털 값인 식별키를 제공할 수 있다. 개개의 PUF들은 정확한 제조 공정이 주어지고, 동일한 설계 및 공정에서 제조되더라도, 상기 개개의 PUF들이 제공하는 디지털 값은 다르다.
따라서, 복제가 불가능한 POWF (Physical One-Way Function practically impossible to be duplicated)로 지칭될 수도 있다.
이러한 PUF의 특성은 보안 및/또는 인증을 위한 암호 키의 생성에 이용될 수 있다. 이를테면, 디바이스를 다른 디바이스와 구별하기 위한 유니크 키(Unique key to distinguish devices from one another)를 제공하기 위해 PUF가 이용될 수 있다.
한국 등록특허 10-1139630호(이하 '630 특허)에서 PUF를 구현하는 방법이 제시된 바 있다. '630 특허에서는 반도체의 공정 편차(Process variation)를 이용하여 반도체의 전도성 레이어들 사이의 인터-레이어 컨택(inter-layer contact) 또는 비아(via)의 생성 여부가 확률적으로 결정되도록 한 방법이 제시되었다.
일측에 있어서, 유효 베이스 폭이 제1 임계값 이상 제2 임계값 이하로 구성되는 바이폴라정션트랜지스터 및 상기 바이폴라정션트랜지스터의 베이스-에미터 전압이 소정의 전위차 미만으로 인가된 경우에, 상기 바이폴라정션트랜지스터의 에미터 영역과 컬렉터 영역 사이가 단락되는지의 여부를 식별하여 식별 키를 제공하는 독출부를 포함하는 식별 키 생성 장치를 제공한다.
일실시예에 있어서, 상기 제1 임계 값은, 상기 컬렉터 영역과 상기 에미터 영역 사이가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 유효 베이스 폭 범위의 하한 값이고, 상기 제2 임계 값은, 상기 범위의 상한 값일 수 있다.
일실시예에 있어서, 상기 바이폴라정션트랜지스터는 상기 유효 베이스 폭이 디자인 룰에 지정된 것보다 작은 값을 가지도록 디자인 되어 상기 유효 베이스 폭이 상기 제1 임계값 이상 상기 제2 임계값 이하로 구성될 수 있다.
일실시예에 있어서, 상기 에미터 영역과 상기 컬렉터 영역 사이가 단락되는지의 여부는 상기 바이폴라정션트랜지스터 제조 공정 상의 공정 편차에 의해 무작위적으로 결정될 수 있다.
일실시예에 있어서, 상기 바이폴라정션트랜지스터는 CMOS 공정에 존재하는 적어도 하나의 N+ 및 P+ 영역에 의한 기생 바이폴라정션트랜지스터를 포함할 수 있다.
다른 일측에 있어서, 베이스 영역 내에서 에미터 영역과의 접합에 의해 생성되는 제1 공핍 영역의 폭과 컬렉터 영역과의 접합에 의해 생성되는 제2 공핍 영역의 폭의 합이 상기 베이스 영역의 폭과 차이가 제1 임계값 이상 제2 임계값 이하가 되도록 구성되는 바이폴라정션트랜지스터 및 상기 바이폴라정션트랜지스터의 베이스-에미터 전압이 소정의 전위차 미만으로 인가된 경우에, 상기 바이폴라정션트랜지스터의 에미터 영역과 컬렉터 영역 사이가 단락되는지의 여부를 식별하여 식별 키를 제공하는 독출부를 포함하는 식별 키 생성 장치를 제공한다.
일실시예에 있어서, 상기 제1 임계 값은, 상기 컬렉터 영역과 상기 에미터 영역 사이가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 유효 베이스 폭 범위의 하한 값이고, 상기 제2 임계 값은, 상기 범위의 상한 값일 수 있다.
일실시예에 있어서, 상기 바이폴라정션트랜지스터는 상기 베이스 영역의 폭이 디자인 룰에 지정된 것보다 작은 값을 가지도록 디자인 되어, 상기 제1 공핍 영역과 상기 제2 공핍 영역의 합이 상기 베이스 영역의 폭과 차이가 상기 제1 임계값 이상 상기 제2 임계값 이하가 되도록 구성될 수 있다.
또 다른 일측에 있어서, 유효 베이스 폭이 제1 임계 값 이상 제2 임계 값 이하를 갖도록 생성된 바이폴라정션트랜지스터의 베이스-에미터 전압을 소정의 전위차 미만으로 유지하는 상태에서 독출부가 상기 바이폴라정션트랜지스터의 에미터 영역과 컬렉터 영역 사이가 단락되는지의 여부를 독출하는 단계 및 상기 독출한 결과에 따라 상기 바이폴라정션트랜지스터에 대응하는 식별 키를 제공하는 단계를 포함하는 식별키 생성 방법을 제공한다.
일실시예에 있어서, 상기 제1 임계 값은, 상기 컬렉터 영역과 상기 에미터 영역 사이가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 유효 베이스 폭 범위의 하한 값이고, 상기 제2 임계 값은, 상기 범위의 상한 값일 수 있다.
일실시예에 있어서, 상기 바이폴라정션트랜지스터는 상기 베이스 영역의 폭이 디자인 룰에 지정된 것보다 작은 값을 가지도록 디자인 되어 상기 유효 베이스 폭이 상기 제1 임계값 이상 상기 제2 임계값 이하로 생성될 수 있다.
일실시예에 있어서, 상기 에미터 영역과 상기 컬렉터 영역 사이가 단락되는지의 여부는 상기 바이폴라정션트랜지스터 제조 공정 상의 공정 편차에 의해 무작위적으로 결정될 수 있다.
일실시예에 있어서, 상기 바이폴라정션트랜지스터는, CMOS 공정에 존재하는 적어도 하나의 N+ 및 P+ 영역에 의한 기생 바이폴라정션트랜지스터를 포함할 수 있다.
또 다른 일측에 있어서, 유효 베이스 폭이 제1 임계값 이상 제2 임계값 이하가 되도록 바이폴라정션트랜지스터를 생성하는 단계 및 상기 바이폴라정션트랜지스터의 베이스-에미터 전압이 소정의 전위차 미만으로 인가된 경우에, 상기 바이폴라정션트랜지스터의 에미터 영역과 컬렉터 영역 사이가 단락되는지의 여부를 식별하여 식별키를 제공하는 독출부를 생성하는 단계를 포함하는 식별 키 생성 장치 제조 방법을 제공한다.
일실시예에 있어서, 상기 제1 임계 값은, 상기 컬렉터 영역과 상기 에미터 영역 사이가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 유효 베이스 폭 범위의 하한 값이고, 상기 제2 임계 값은, 상기 범위의 상한 값일 수 있다.
일실시예에 있어서, 상기 바이폴라정션트랜지스터는 상기 유효 베이스 폭이 디자인 룰에 지정된 것보다 작은 값을 가지도록 디자인 되어 상기 유효 베이스 폭이 상기 제1 임계값 이상 상기 제2 임계값 이하로 구성될 수 있다.
도 1은 일실시예에 따른 식별키 생성 장치의 블록도를 도시한다.
도 2는 일실시예에 따른 BJT의 구성을 설명하기 위한 개념도이다.
도 3(a)는 일실시예에 따른 베이스 영역의 폭과 공핍 영역의 폭에 따른 BJT의 동작을 설명하는 개념도이다.
도 3(b)는 일실시예에 따른 유효 베이스 폭에 따른 에미터와 컬렉터의 단락확률을 나타내는 그래프이다.
도 4(a)는 일실시예에 따른 NPN BJT를 포함하는 식별키 생성 장치의 회로도를 도시한다.
도 4(b)는 일실시예에 따른 NPN BJT의 단면도를 도시한다.
도 5(a)는 일실시예에 따른 PNP BJT를 포함하는 식별키 생성 장치의 회로도 를 도시한다.
도 5(b)는 일실시예에 따른 PNP BJT의 단면도를 도시한다.
도 6은 일실시예에 따른 N-웰 및 P-서브스트레이트을 이용한 기생 NPN BJT를 도시한다.
도 7은 일실시예에 따른 N+ 액티브 및 P+ 액티브를 이용한 NPN BJT를 도시한다.
도 8는 일실시예에 따른 N+액티브 및 P-서브스트레이트를 이용한 NPN 기생 BJT를 도시한다.
도 9은 일실시예에 따른 N+ 액티브 및 P+ 액티브를 이용한 PNP BJT를 도시한다.
도 10은 일실시예에 따른 P+액티브 및 N-웰을 이용한 PNP 기생 BJT를 도시한다.
이하에서, 일부 실시예들를, 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
도 1은 일실시예에 따른 식별키 생성 장치(100)의 블록도를 도시한다.
일실시예에 따른 식별키 생성 장치(100)는 공정 편차에 의해 전기적 특성이 결정되도록 구성되는 바이폴라정션트랜지스터(이하, 'BJT: bipolar junction transistor'라고 함)(110) 및 독출부(120)를 포함한다.
일실시예에 따르면, BJT(110)는 컬렉터 영역, 베이스 영역 및 에미터 영역을 포함한다. BJT에는 컬렉터 영역과 베이스 영역 사이에서 PN 접합에 의한 공핍 영역(Depletion region between collector region and base region), 및 베이스 영역과 에미터 영역 사이에서 PN 접합에 의한 공핍 영역(Depletion region between base region and emitter region)이 존재하게 된다.
통상적으로 BJT 디자인 시 공정 파라미터, 이를테면 반도체 재료와 도핑 농도 등을 고려하여 베이스 영역의 전체 중 이러한 공핍 영역들이 일부가 되도록 한다.
이와 같이 통상적인 공정 파라미터를 적용하여 BJT를 제조하면, 베이스-에미터에 통상의 턴-온(turn-on) 전압을 공급하지 않는 경우에는 상기 BJT가 턴-오프되어, 에미터 영역과 컬렉터 영역 사이에는 전류가 흐르지 않는다.
여기서 상기 통상의 턴-온 전압이란 상기 BJT를 통상의 반도체 트랜지스터로 사용하는 종래의 응용에서, 상기 BJT를 턴-온 시킬 수 있도록 베이스 영역에 바이어스 하는 전압으로 이해될 수 있다. 이 기술의 통상의 지식을 가진 자는 BJT의 턴-온 전압을 어렵지 않게 이해할 수 있으므로, 더 상세한 설명은 생략한다.
반면에, 통상적인 공정 파라미터를 적용하지 않고, 디자인 시 및/또는 공정 시 도핑 농도 또는 베이스 영역의 폭을 다르게 적용하여 BJT를 제조할 수 있다.
일실시예에 따르면, 유효 베이스 폭(Effective base width) 을 통상적인 값보다 작도록 BJT를 제조 할 수 있다. 유효 베이스 폭은 베이스 영역 내에서 에미터 영역과의 접합에 의해 생성되는 제1 공핍 영역과 컬렉터 영역과의 접합에 의해 생성되는 제2 공핍 영역 사이에 존재하는 베이스 영역의 폭을 의미한다.
유효 베이스 폭을 통상적인 값보다 작게 하는 경우, 제1 공핍 영역과 제2 공핍 영역 사이의 거리가 좁아진다. 그러다 제1 공핍 영역과 제2 공핍 영역이 중첩(overlap)되는 경우에는, 베이스와 에미터 사이에 통상의 턴-온 전압 이하의 전압이 인가된 경우에도 컬렉터 영역과 에미터 영역이 단락되어, 펀치쓰루에 의한 전류(current by punch-through)가 흐르게 된다.
실시예들에 따르면, 이러한 유효 베이스 폭을 공정 파라미터 등을 고려하여 결정하거나 및/또는 찾아지는 임계 값 이하로 결정하여, 여러 개의 BJT들 중 무작위적인 일부는 에미터 영역과 컬렉터 영역이 단락되어 상기 펀치쓰루에 의한 전류가 발생하고, 다른 일부는 에미터 영역과 컬렉터 영역이 개방되어 펀치쓰루에 의한 전류가 발생하지 못할 수 있다.
에미터와 컬렉터 사이에는 단락이 발생하지 않는 것을 개런티하는 유효 베이스 폭의 하한이 존재할 수 있다. 반대로 에미터와 컬렉터 사이의 단락이 발생을 개런티하는 유효 베이스 폭의 상한이 존재할 수 있다. 만일 유효 베이스 폭을 이 하한보다 크고, 상한보다 작게 형성할 경우에는, 에미터와 컬렉터의 단락이 확률적으로 발생하게 될 수 있다.
보다 구체적으로, 그러나 한정되지 않게, 이러한 실시예에서 상기 유효 베이스 폭은 컬렉터-에미터 사이에 펀치쓰루에 의한 전류 발생이 50% 정도의 빈도로 발생하도록 하는 유효 베이스 폭의 범위에서 결정될 수 있다.
그러나, 실제 공정에서는 펀치 쓰루에 의한 전류 발생이 50% 정도의 빈도로 정확히 발생하도록 하는 것에 어려움이 있으므로 유효 베이스 폭 조정을 다양한 폭으로 제작 및 측정을 반복하여 최대한 펀치 쓰루에 의한 전류의 발생 빈도가 50%에 가까운 값으로 제1 임계값 및 제2 임계값을 설정할 수 있다.
여기에서 제1 임계값 및 제2 임계값은 컬렉터 영역과 에미터 영역 사이가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위인 경우에 대응하는 유효 베이스 폭의 범위 중, 하한 값이 제1 임계값이고, 상한 값이 제2 임계값일 수 있다. 따라서, 컬렉터 영역과 에미터 영역이 무작위로 단락되거나 단락되지 않도록 제조할 수 있다.
다른 일실시예에 따르면, 베이스 영역 내에서 에미터 영역과의 접합에 의해 생성되는 제1 공핍 영역의 폭과 컬렉터 영역과의 접합에 의해 생성되는 제2 공핍 영역의 폭의 합이 베이스 영역의 폭과의 차이가 제1 임계값 이상 제2 임계값 이하를 갖도록 BJT를 제조할 수 있다.
이 경우 역시, 제1 공핍 영역과 제2 공핍 영역 사이의 거리가 좁아져서, BJT가 턴-오프 된 경우에도 컬렉터 영역과 에미터 영역이 무작위적으로 단락되어 전류가 흐를 수 있다.
에미터 영역과의 접합에 의해 생성되는 제1 공핍 영역의 폭과 컬렉터 영역과의 접합에 의해 생성되는 제2 공핍 영역의 폭의 합이 베이스 영역의 폭과 제1 임계값 이상 제2 임계값 이하의 차이를 갖도록 BJT를 제조할 수 있다. 상기 임계 값은 컬렉터 영역과 상기 에미터 영역 사이가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 값이 되도록 하여, 이 경우 단락 여부의 무작위성을 더 확보할 수 있다.
제1 공핍 영역의 폭과 제2 공핍 영역의 폭의 합이 베이스 영역의 폭보다 크게 되는 경우, BJT가 턴-오프 되더라도 컬렉터 영역과 에미터 영역은 단락되어 언제나 전류가 흐를 수 있다.
에미터와 컬렉터 사이에는 단락이 발생하지 않는 것을 개런티하는 제1 공핍 영역의 폭 및 제2 공핍 영역의 폭과의 합과 베이스 영역의 폭의 차이에 하한이 존재할 수 있다. 반대로 에미터와 컬렉터 사이의 단락이 발생을 개런티하는 제1 공핍 영역의 폭 및 제2 공핍 영역의 폭과의 합과 베이스 영역의 폭의 차이에 상한이 존재할 수 있다.
만일 제1 공핍 영역의 폭 및 제2 공핍 영역의 폭과의 합과 베이스 영역의 폭의 차이를 이 하한보다 크고, 상한보다 작게 형성할 경우에는, 에미터와 컬렉터의 단락이 확률적으로 발생하게 될 수 있다.
보다 구체적으로, 그러나 한정되지 않게, 이러한 실시예에서 상기 제1 공핍 영역의 폭 및 제2 공핍 영역의 폭과의 합과 베이스 영역의 폭의 차이가 컬렉터-에미터 사이에 펀치쓰루에 의한 전류 발생이 50% 정도의 빈도로 발생하도록 하는 제1 공핍 영역의 폭 및 제2 공핍 영역의 폭과의 합과 베이스 영역의 폭의 차이의 범위에서 결정될 수 있다.
그러나, 실제 공정에서는 펀치 쓰루에 의한 전류 발생기 50% 정도의 빈도로 정확히 발생하도록 하는 것에 어려움이 있으므로 제1 공핍 영역의 폭 및 제2 공핍 영역의 폭을 다양한 폭으로 제작 및 측정을 반복하여 최대한 펀치 쓰루에 의한 전류의 발생 빈도가 50%에 가까운 값으로 제1 임계값 및 제2 임계값을 설정할 수 있다.
여기에서 제1 임계값 및 제2 임계값은 컬렉터 영역과 에미터 영역 사이가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위인 경우에 대응하는 유효 베이스 폭의 범위 중, 하한 값이 제1 임계값이고, 상한 값이 제2 임계값일 수 있다. 따라서, 컬렉터 영역과 에미터 영역이 무작위로 단락되거나 단락되지 않도록 제조할 수 있다.
통상의 BJT 프로세스에서는 이러한 결과가 공정 실패로 받아들여 질 수 있다. 또한, 디자인된 유효 베이스 폭 또는 공핍 영역들의 폭에 의해 컬렉터 영역과 에미터 영역이 단락됨으로써, 반도체는 불량으로 취급될 수 있다.
그러나, 일실시예에 따르면, 이러한 공정 실패(통상의 BJT 제조 공정에서 실패로 인식되는 현상)에 의해, 컬렉터 영역과 에미터 영역간에 미리 예상할 수 없는(unpredictable) 단락 현상이 발생할 수 있다. 이와 같은 무작위적인 단락 현상 발생 결과를 이용하여 PUF를 생성할 수 있다.
이러한 무작위적인(random) 공정 실패는, 제1 공핍 영역과 제2 공핍 영역간 거리가 가까워 지면서 BJT가 턴-온 되지 않더라도 컬렉터 영역과 에미터 영역 사이에 채널이 형성될 수 있는 것에 기인한다.
한편, 상기 실시예들에서 설명한 유효 베이스 폭의 조정 및/또는 제1 공핍 영역의 폭과 제2 공핍 영역 간의 폭을 조정하는 것은, 반도체 설계 단계에서 수행될 수 있다. 그러나, 이는 일부 실시예에 불과하며, 설계는 통상의 BJT에 대응하여 되었더라도 반도체 공정에서 조작을 함으로써 동일한 결과를 만드는 것도 가능하므로, 이하에서 설계 또는 공정 단계 중 일부에 대해 설명하더라도 이러한 설명에 의해 일부 실시예로 국한되어서는 안 된다.
상기한 바와 같이, 유효 베이스 폭 및/또는 제1 공핍 영역과 제2 공핍 영역의 폭을 조정함으로써, 컬렉터 영역과 에미터 영역간 단락이 될 수 있는데, 단락 여부는 미리 예측할 수 없다. 이는 PUF가 생성하는 디지털 값의 무작위성(randomness)를 보장한다.
한편, BJT 제조 공정이 수행된 이후에는 별도의 프로세스를 거치지 않는 한 제조 시에 결정된 단락 여부는 그대로 유지된다. 따라서, PUF가 생성하는 디지털 값의 시불변성(time-invariant)이 높은 수준으로 보장될 수 있다.
나아가, 동일한 공정 파라미터, 이를테면 반도체 재료와 도핑 농도 등을 이용하여 BJT를 제조하더라도, 일정 수준의 공정 오차는 불가피하다. 또한, 이러한 공정 오차의 발생 및 양상은 일정 범위 이상으로 제어 할 수 없기 때문에 제조된 각 BJT의 컬렉터 영역과 에미터 영역의 단락 여부는 다를 수 있다.
따라서, 동일한 공정 파라미터를 이용하더라도, 서로 다른 디지털 값이 생성되기 때문에 PUF의 특성, 즉 물리적 복제 불가능성이 만족 될 수 있다.
따라서, 실시예들에 따르면, BJT 제조 공정 시 및/또는 디자인 시 유효 베이스 폭 및/또는 제1 공핍 영역의 폭과 제2 공핍 영역의 폭을 기존의 펀치 쓰루가 일어나지 않을 것을 보장하는 베이스 폭을 규정하는 디자인 룰로부터 조정하여 BJT를 생성함으로써, 컬렉터 영역과 에미터 영역의 단락 여부를 무작위적으로 발생하게 할 수 있다. 이러한 무작위성에 의해 PUF가 생성될 수 있다.
상기 디자인 룰은 펀치 쓰루가 일어나서 BJT의 에미터와 컬렉터가 단락되지 않는 것을 보장하는 디자인 룰일 수 있다. 이하에서는 별다른 언급이 없더라도 이러한 형식으로 이해될 수 있다.
다만, 유효 베이스 폭 및 제1 공핍 영역의 폭과 제2 공핍 영역의 폭의 조절은 컬렉터 영역과 에미터 영역을 단락시킬 수 있는 BJT 공정 파라미터 중 일 예일 뿐이다. 그러므로, 컬렉터 영역과 에미터 영역을 단락 시킬 수 있는 임의의 BJT 공정 파라미터를 포함하는 것으로 이해되어야 하며, 명세서에서 예시적으로 설명되는 일부 구성으로 한정되어서는 안 된다.
일실시예에 따르면 독출부(120)는 제조된 BJT의 컬렉터 영역과 에미터 영역의 단락 여부를 식별하고, 출력값으로 식별키를 제공할 수 있다.
제조된 BJT가 NPN BJT일 경우, 베이스 영역과 에미터 영역에 통상적인 턴-오프 전압을 인가하여 통상적으로 BJT를 턴-오프 할 수 있다. BJT가 턴-오프 된 경우, 컬렉터 영역과 에미터 영역의 단락 여부를 출력값을 통해 식별 할 수 있다. 또한 출력값으로 0 또는 1의 값을 출력하여 식별키를 제공 할 수 있다.
제조된 BJT가 PNP BJT일 경우, 베이스 영역과 에미터 영역에 통상적인 턴-오프 전압을 인가하여 통상적으로 BJT를 턴-오프 할 수 있다. BJT가 턴-오프 된 경우, 컬렉터 영역과 에미터 영역의 단락 여부를 출력값을 통해 식별 할 수 있다. 또한 출력값으로 0 또는 1의 값을 출력하여 식별키를 제공 할 수 있다.
일실시예에 따르면, 제조된 BJT의 베이스-에미터 간에 소정의 전위차 미만을 인가할 수 있다. 상기 소정의 전위차는 BJT를 턴-오프하는 통상적인 턴-오프 보다 더 작은 값일 수 있다. 또한, 상기 소정의 전위차는, BJT의 유효 베이스 폭의 범위가 제1 임계값 이상 제2 임계값 이하가 되는 경우에도 BJT를 턴-오프 시킬 수 있는 작은 전위차일 수 있다. 예를 들어, 베이스-에미터 간에 소정의 전위차는 0 V가 될 수 있다.
다양한 실시예들에 따른 통상적인 공정 파라미터에 벗어난 BJT의 구조를 이하에서 보다 상세히 설명한다.
도 2는 일실시예에 따른 BJT의 구성(200)을 설명하기 위한 개념도이다.
BJT 구성(200)에서 베이스 영역 내에서 에미터 영역과의 접합에 의해 생성되는 제1 공핍 영역(210) 및 컬렉터 영역과의 접합에 의해 생성되는 제2 공핍 영역(220)이 도시되었다. 또한, 제1 공핍 영역(210)과 제2 공핍 영역(220)간 거리인 유효 베이스 폭(effective base width)(Weff)이 도시되었다.
기존의 디자인 룰에 따르면, 유효 베이스 폭(effective base width)(Weff)이 통상적인 값 이상을 가지도록 디자인 된다. 유효 베이스 폭이 통상적인 값 이상을 가지는 경우, 제1 공핍 영역(210)과 제2 공핍 영역(220)간 일정한 거리가 확보된다. 따라서, 베이스 영역과 에미터 영역 사이에 통상적인 턴-온 전압을 공급하지 않으면 채널이 형성되지 않아 전류는 흐르지 않는다.
또한, 기존의 룰에 따르면, 제1 공핍 영역(210)의 폭(WBE) 및 제2 공핍 영역(220)의 폭(WBC)과의 합과 베이스 영역의 폭(WB)의 차이가 통상적인 값보다 크도록 디자인된다. 이 경우에도, 제1 공핍 영역(210)과 제2 공핍 영역(220)간 일정한 거리가 확보된다. 따라서, 베이스-에미터 사이에 통상적인 턴-온 전압을 공급하지 않으면 채널이 형성되지 않아 전류는 흐르지 않게 된다.
반면에, 일실시예에 따르면 기존의 룰과 다르게 유효 베이스 폭(effective base width)(Weff)이 제1 임계값 이상 제2 임계값 이하가 되도록 제조될 수 있다. 유효 베이스 폭(effective base width)(Weff)이 제1 임계값 이상 제2 임계값 이하가되면, 에미터 영역과 컬렉터 영역이 무작위적으로 단락될 수 있다. 컬렉터 영역과 에미터 영역이 단락되는 경우, 베이스 영역과 에미터 영역 사이에 통상적인 턴-온 전압을 공급하지 않더라도, 에미터 영역과 컬렉터 영역에 전류가 흐를 수 있다.
따라서, BJT가 턴-오프 된 경우에도 에미터 영역의 전압이 컬렉터 영역의 전압으로 인가되고, 독출부가 이를 식별하여 출력값으로 식별키를 제공할 수 있다. 또한, 단락 여부는 무작위 적으로 결정되기 때문에 PUF가 생성하는 디지털 값의 무작위성(randomness)를 보장할 수 있다.
또한, 일실시예에 따르면 기존의 룰과 다르게 제1 공핍 영역(210)의 폭(WBE)과 제2 공핍 영역(220)의 폭(WBC)의 합과 베이스 영역의 폭(WB)의 차이가 제1 임계값 이상 제2 임계값 이하가 되도록 제조될 수 있다. 이 경우, 에미터 영역과 컬렉터 영역이 확률적으로 단락될 수 있다. 에미터 영역과 컬렉터 영역이 단락되는 경우, 베이스 영역과 에미터 영역 사이에 통상적인 턴-온 전압을 공급하지 않더라도, 에미터 영역과 컬렉터 영역에 전류가 흐를 수 있다.
따라서, BJT가 턴-오프 된 경우에도 에미터 영역의 전압이 컬렉터 영역의 전압으로 인가되고, 독출부가 이를 식별하여 출력값으로 식별키를 제공할 수 있다. 또한 단락 여부는 무작위 적으로 결정되기 때문에 PUF가 생성하는 디지털 값의 무작위성(randomness)를 보장한다.
위에서 언급한 실시예들은 디자인 시에 공정 파라미터를 다르게 디자인 하거나, BJT 제조 공정상 공정 편차에 의해 발생할 수 있다. 또한, 컬렉터 영역과 에미터 영역의 단락 여부는 BJT 제조된 후에는 별도의 BJT 프로세스가 없이는 변화하지 않으므로 시불변성 역시 보장되어 PUF로 이용될 수 있다.
위에서 언급한 실시예들에서, 에미터 영역과 컬렉터 영역이 확률적으로 단락될 수 있는 동작 원리에 대해서는 도 3에서 후술한다.
도 3(a)는 일실시예에 따른 베이스 영역의 폭과 공핍 영역의 폭에 따른 BJT의 동작을 설명하는 개념도이다.
기존의 디자인 공정 파라미터를 이용하여 BJT(310)를 제조하는 경우에는, 베이스 영역의 폭(WB)이 제1 공핍 영역의 폭(WBE)과 제2 공핍 영역의 폭(WBC)과의 합보다 크게 BJT(310)가 제조된다.
이 경우 베이스와 에미터 사이에 통상적인 턴-온 전압이 인가되지 않으면, BJT는 턴-오프 상태가 된다. 따라서, 컬렉터 영역과 에미터 영역 사이에서 전류가 발생하지 않고, 컬렉터 영역과 에미터 영역은 개방된다.
기존의 디자인 공정 파라미터를 벗어나 BJT(320)를 제조하는 경우에는, 베이스 영역의 폭(WB)이 제1 공핍 영역의 폭(WBE)과 제2 공핍 영역의 폭(WBC)과 차이가 제1 임계값 이상 제2 임계값 이하가 되도록 BJT(320)를 제조 할 수 있다.
베이스 영역의 폭(WB)이 제1 공핍 영역의 폭(WBE)과 제2 공핍 영역의 폭(WBC)의 합과 차이가 제1 임계값 이상 제2 임계값 이하가 되는 경우에는 컬렉터 영역과 에미터 영역 사이가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있을 수 있다.
여기에서 제1 임계값 및 제2 임계값은 컬렉터 영역과 에미터 영역 사이가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위인 경우에 대응하는 유효 베이스 폭의 범위 중, 하한 값이 제1 임계값이고, 상한 값이 제2 임계값일 수 있다. 따라서, 컬렉터 영역과 에미터 영역이 무작위로 단락되거나 단락되지 않도록 제조할 수 있다.
이 경우 베이스에 베이스와 에미터 사이에 통상의 턴-온 전압이 인가되지 않은 경우에도, 예를 들면, 베이스와 에미터를 모두 그라운드 시킨 경우에도, 컬렉터 영역과 에미터 영역이 단락되어 BJT에 펀치쓰루에 의한 전류가 발생할 수 있다. 반면에 컬렉터 영역과 에미터 영역이 단락되지 않아서 펀치쓰루에 의한 전류가 발생하지 않을 수도 있다.
일실시예에 따르면, 제조된 BJT의 베이스-에미터 간에 소정의 전위차 미만을 인가할 수 있다. 상기 소정의 전위차는 BJT를 턴-오프하는 통상적인 턴-오프 보다 더 작은 값일 수 있다. 또한, 상기 소정의 전위차는, BJT의 유효 베이스 폭의 범위가 제1 임계값 이상 제2 임계값 이하가 되는 경우에도 BJT를 턴-오프 시킬 수 있는 작은 전위차일 수 있다. 예를 들어, 베이스-에미터 간에 소정의 전위차는 0 V가 될 수 있다.
베이스 영역의 폭(WB)이 제1 공핍 영역의 폭(WBE)과 제2 공핍 영역의 폭(WBC)과의 합보다 작은 BJT(330)에서는 베이스와 에미터 사이에 통상적인 턴-온 전압이 인가되지 않아도, 컬렉터 영역과 에미터 영역은 단락되어 BJT에 펀치쓰루에 의한 전류가 발생할 수 있다.
또한, 유효 베이스 폭을 조절하여 컬렉터 영역과 에미터 영역이 단락되는 동작 원리도 이와 동일하다.
유효 베이스 폭은 제1 공핍 영역(WBE)과 제2 공핍 영역(WBC) 사이의 거리를 의미하므로, 유효 베이스 폭이 통상적인 값 이상이 되는 부분에서는 베이스 영역의 폭(WB)이 제1 공핍 영역의 폭(WBE)과 제2 공핍 영역의 폭(WBC)과의 합보다 크게 제조된 BJT(310)의 동작 원리와 동일할 수 있다.
또한, 유효 베이스 폭이 제1 임계값 이상 제2 임계값 이하가 되는 부분에서는 베이스 영역의 폭(WB)이 제1 공핍 영역의 폭(WBE)과 제2 공핍 영역의 폭(WBC)과의 합과 차이가 제1 임계값 이상 제2 임계값 이하가 되도록 제조된 BJT(320)의 동작 원리와 동일할 수 있다.
또한, 유효 베이스 폭이 마이너스가 되는 부분에서는 베이스 영역의 폭(WB)이 제1 공핍 영역의 폭(WBE)과 제2 공핍 영역의 폭(WBC)과의 합보다 작게 제조되는 BJT(330)의 동작 원리와 동일할 수 있다.
결론적으로, PUF 생성을 위한 BJT는, 베이스 영역의 폭(WB)이 제1 공핍 영역의 폭(WBE)과 제2 공핍 영역의 폭(WBC)과의 합과 차이가 제1 임계값 이상 제2 임계값 이하가 되거나 유효 베이스 폭이 제1 임계값 이상 제2 임계값 이하가 되도록 디자인될 수 있다. 또한, 이러한 유효 베이스 폭 및/또는 제1 공핍 영역의 폭과 제2 공핍 영역의 폭 조정은 반도체 설계 단계에서 이루어질 수 있다. 그러나, 이는 일부 실시예에 불과하며, 공정에서 의도된 조작을 통해 동일한 결과를 만드는 것도 가능할 수 있다.
도 3(b)는 일실시예에 따른 유효 베이스 폭에 따른 에미터와 컬렉터의 단락확률을 나타내는 그래프이다.
유효 베이스 폭이 기존의 디자인 룰에 따라 통상의 값 이상으로 제조되는 경우에는 그래프에서 나타난 바와 같이 컬렉터 영역과 에미터 영역이 단락되지 않는다.
또한, 유효 베이스 폭이 0 이하가 되는 경우에는 컬렉터 영역과 에미터 영역이 중첩되게 되어 컬렉터 영역과 에미터 영역이 단락되어 통상의 턴-온 전압이 인가되지 않은 경우에도 언제나 전류가 흐를 수 있다.
유효 베이스 폭을 조절하여 PUF로 이용하기 위해서는, 컬렉터-에미터 사이에 펀치쓰루에 의한 전류 발생이 50% 정도의 빈도로 발생하도록 유효 베이스 폭의 범위를 조절해야 한다.
이 경우 제1 임계값(M1) 및 제2 임계값(M2)은 컬렉터 영역과 에미터 영역 사이가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위인 경우에 대응하는 유효 베이스 폭의 범위 중, 하한 값이 제1 임계값(M1)이고, 상한 값이 제2 임계값(M2)일 수 있다.
이와 같이 유효 베이스 폭이 제1 임계값(M1) 이상 제2 임계값(M2) 이하의 범위에서 결정되는 경우, BJT의 컬렉터 영역과 에미터 영역이 단락될 확률과 단락되지 않을 확률이 소정의 오차 범위 내에 있게 되어 단락 여부가 무작위적으로 결정될 수 있다. 또한, BJT가 제조 된 후에는 별도의 프로세스 없이는 제조 시에 결정된 단락 여부는 그대로 유지될 수 있다. 따라서, PUF가 생성하는 디지털 값의 시불변성(time-invariant)이 높은 수준으로 보장될 수 있으므로 PUF로 이용될 수 있다.
베이스 영역의 폭이 제1 공핍 영역의 폭과 제2 공핍 영역의 폭과의 차이가 제1 임계값 이상 제2 임계값 이하로 제조되어야 하는 경우 역시 상기한 바와 같은 유효 베이스 폭을 조절하는 것과 마찬가지의 원리이다.
도 4(a)는 일실시예에 따른 NPN BJT를 포함하는 식별키 생성 장치의 회로도(400)를 도시한다.
NPN BJT를 포함하는 식별키 생성 장치에 포함된 독출부는 NPN BJT의 에미터 영역과 컬렉터 영역이 단락되었는지 여부를 출력값을 통해 식별할 수 있다.
에미터 영역과 컬렉터 영역이 단락되는 경우, 에미터 영역과 컬렉터 영역 사이에 전류가 흐르게 되어 에미터 영역의 전압이 출력 값이 될 수 있다. NPN BJT(410)의 경우 에미터 영역이 그라운드에 연결되어 있으므로 컬렉터-에미터 사이의 전압 VCE는 0에 가까운 값을 가지게 되고, 이는 출력값 0으로 간주될 수 있다.
에미터 영역과 컬렉터 영역이 단락되지 않는 경우, 에미터 영역과 컬렉터 영역 사이에 전류가 흐르지 않으므로 에미터 영역의 전압이 출력 값으로 전달 되지 않는다. 따라서, VDD 값이 출력 값이 되어 출력값이 1로 독출 될 수 있다.
이와 같이, BJT(410)가 확률적으로 단락되거나 단락되지 않는 것을 독출부의 출력값을 통해 식별할 수 있다. 또한, 컬렉터 영역과 에미터 영역의 단락 여부는 BJT(410)의 제조 공정상 확률적으로 결정되는 것이므로, 무작위성이 보장될 수 있다. 또한, BJT(410)가 제조된 후에는 주변 요인에 의하여 단락 여부가 변하지 않으므로 시불변성 역시 보장될 수 있다.
도 4(b)는 일실시예에 따른 NPN BJT의 단면도(420)를 도시한다.
NPN BJT의 베이스 영역(440)과 에미터 영역(450)은 그라운드로 연결되어 있어서, NPN BJT는 턴-오프 되어 있다. 에미터 영역(450)과 컬렉터 영역(430)은 베이스 영역의 폭(WB)이 제1 공핍 영역의 폭(WBE)과 제2 공핍 영역의 폭(WBC)과의 합과의 차이가 통상적인 값 이하가 되지 않는 다면 서로 단락되지 않는 상태이다.
반면에, 베이스 영역의 폭(WB)이 제1 공핍 영역의 폭(WBE)과 제2 공핍 영역의 폭(WBC)과의 합과 차이가 제1 임계값 이상 제2 임계값 이하가 된다면 단락 여부가 무작위적으로 결정된다.
컬렉터 영역(430)과 에미터 영역(450)이 단락 되지 않으면, 출력값은 에미터 영역(430)에 인가된 그라운드 전압으로 나타나지 않고, 컬렉터 영역(450)과 연결된 VDD로 인해 출력값이 1로 나타날 수 있다.
또한, 컬렉터 영역(430)과 에미터 영역(450)이 단락 된다면, 에미터 영역(450)과 컬렉터 영역(430) 사이에 전류가 흐르게 되어 에미터 영역의 전압이 출력 값이 될 수 있다. NPN BJT(420)의 경우 에미터 영역(450)이 그라운드에 연결되어 있으므로 컬렉터-에미터 사이의 전압 VCE는 0에 가까운 값을 가지게 되고, 이는 출력값 0으로 간주될 수 있다.
이와 같이, 독출부는 NPN BJT의 단락여부를 식별하고, 출력값을 통해 0 또는 1의 값을 출력하여 식별키를 제공할 수 있다.
도 5(a)는 일실시예에 따른 PNP BJT를 포함하는 식별키 생성 장치의 회로도(500)를 도시한다.
PNP BJT를 포함하는 식별키 생성 장치에 포함된 독출부는 PNP BJT(510)의 에미터 영역과 컬렉터 영역이 단락되었는지 여부를 출력값을 통해 식별할 수 있다.
PNP BJT를 포함하는 식별키 생성 장치는 에미터 영역과 베이스 영역이 VDD로 연결되어 있고, 컬렉터 영역이 저항을 통해 그라운드와 연결되어 있는 것을 제외하고, 도 4에서 설명된 NPN BJT를 포함하는 식별키 생성장치의 동작 원리와 동일하다.
다시 말해서, 베이스 영역의 폭(WB)이 제1 공핍 영역의 폭(WBE)과 제2 공핍 영역의 폭(WBC)과의 합과의 차이가 제1 임계값 이상 제2 임계값 이하가 된 경우, 에미터 영역과 컬렉터 영역이 단락된다면, 컬렉터-에미터 사이의 전압 VCE는 0에 가까운 값을 가지게 될 수 있다. 그러므로, 에미터 영역에 인가된 VDD에 의해 출력값이 1로 간주될 수 있다. 또한, 에미터 영역과 컬렉터 영역이 단락되지 않는 다면, 컬렉터 영역이 저항을 통해 그라운드로 연결되어 있으므로 출력값이 0으로 독출된다.
이와 같이, PNP BJT 역시 무작위적으로 단락되거나 단락되지 않음을 독출부를 통해 식별되고, 출력값으로 식별키가 제공될 수 있다. 또한, 컬렉터 영역과 에미터 영역의 단락 여부는 PNP BJT의 제조 공정상 확률적으로 결정되는 것이므로, 난수성 및 시불변성이 보장될 수 있다.
도 5(b)는 일실시예에 따른 PNP BJT의 단면도(520)를 도시한다.
PNP BJT의 베이스 영역(540)과 에미터 영역(550)은 VDD로 연결되어 있어서, PNP BJT는 턴-오프 되어 있다. 에미터 영역(550)과 컬렉터 영역(530)은 베이스 영역의 폭(WB)이 제1 공핍 영역의 폭(WBE)과 제2 공핍 영역의 폭(WBC)과의 합과의 차이가 통상적인 값 이상이 된다면 서로 단락되지 않는 상태이다.
반면에, 베이스 영역의 폭(WB)이 제1 공핍 영역의 폭(WBE)과 제2 공핍 영역의 폭(WBC)과의 합과의 차이가 제1 임계값 이상 제2 임계값 이하가 된다면 단락 여부가 무작위적으로 결정될 수 있다.
컬렉터 영역과 에미터 영역이 단락되지 않으면, 출력값은 에미터 영역에 인가된 VDD 전압으로 나타나지 않고, 컬렉터 영역과 연결된 그라운드로 인해 출력값이 0으로 나타날 수 있다.
반면에, 컬렉터 영역(430)과 에미터 영역(450)이 단락된다면, 컬렉터-에미터 사이의 전압 VCE는 0에 가까운 값을 가지게 될 수 있다. 그러므로, 에미터 영역에 인가된 VDD에 의해 출력값이 1로 간주될 수 있다. 따라서, PNP BJT가 턴-오프 되어 있더라도, 컬렉터 영역(530)에 에미터 영역(550)에 인가된 전압과 같은 VDD 전압이 전달되어 출력값이 1로 나타날 수 있다.
이와 같이, 독출부는 PNP BJT의 단락여부를 식별하고, 출력값을 통해 0 또는 1의 값을 출력하여 식별키를 제공할 수 있다.
도 6은 일실시예에 따른 N-웰 및 P-서브스트레이트을 이용한 기생 NPN BJT(600)를 도시한다.
일반적인 CMOS 공정에 존재하는 여러 N+/P+ 영역에 의해 기생 BJT(parasitic BJT)가 형성될 수 있다.
일 실시예에 따르면, 일반적인 CMOS 공정에서 N-웰 및 P-서브스트레이트을 이용한 기생 NPN BJT(600)가 형성될 수 있다.
상기 기생 NPN BJT(600)의 컬렉터 영역 및 에미터 영역은 N-웰(N-well)(620)로 구성되고, 베이스 영역은 P-서브스트레이트(P-substrate)(610)로 구성될 수 있다.
일반적인 CMOS 공정에서는, N웰 사이에 일정 수준 이상의 간격이 존재하도록 디자인 룰이 규정되어 있다. 그러나, N웰 사이의 간격을 도3에서 설명한 바와 같이 제1 임계값 이상 제2 임계값 이하가 되도록 형성할 경우, 이를 통해 컬렉터 영역과 에미터 영역이 공정 편차에 의해 확률적으로 단락되거나 단락되지 않도록 하여 PUF로 이용할 수 있다.
도 7은 일실시예에 따른 N+ 액티브 및 P+ 액티브를 이용한 기생 NPN BJT(700)를 도시한다.
일실시예에 따르면, 일반적인 CMOS 공정에서 N+ 액티브 및 P+ 액티브를 이용한 기생 NPN BJT(700)가 형성될 수 있다.
상기 기생 NPN BJT(700)는 P-서브스트레이트(710) 위에 컬렉터 영역 및 에미터 영역이 형성되고, 컬렉터 영역 및 에미터 영역은 N+ 액티브(720)으로 구성되고, 베이스 영역은 P+ 액티브(730)로 구성될 수 있다.
일반적인 CMOS 공정에서는, N웰 사이에 일정 수준 이상의 간격이 존재하도록 디자인 룰이 규정되어 있다. 그러나, N웰 사이의 간격을 도3에서 설명한 바와 같이 제1 임계값 이상 제2 임계값 이하가 되도록 형성할 경우 이를 통해 컬렉터 영역과 에미터 영역이 공정 편차에 의해 확률적으로 단락되거나 단락되지 않도록 제조될 수 있으므로, 상기 기생 NPN BJT(700)를 PUF로 이용할 수 있다.
도 8은 일실시예에 따른 N+액티브 및 P-서브스트레이트를 이용한 기생 NPN BJT(800)를 도시한다.
일실시예에 따르면, 액티브 및 P-서브스트레이트를 이용한 기생 NPN BJT(800)가 형성될 수 있다.
상기 기생 NPN BJT(800)는 상기 컬렉터 영역과 액티브 단이 N+액티브(820)로 구성되고, 베이스 영역이 P-서브스트레이트(810)으로 구성될 수 있다.
일반적인 CMOS 공정에서는, N웰 사이에 일정 수준 이상의 간격이 존재하도록 디자인 룰이 규정되어 있다. 그러나, N웰 사이의 간격을 도3에서 설명한 바와 같이 제1 임계값 이상 제2 임계값 이하가 되도록 형성할 수 있다.
위와 같이 제조되는 경우, 컬렉터 영역과 에미터 영역이 공정 편차에 의해 확률적으로 단락되거나 단락되지 않게 되고, 이후 외부 요인에 의해서도 단락여부에 영향을 받지 않으므로 PUF로 이용할 수 있다.
도 9는 일실시예에 따른 N+ 액티브 및 P+ 액티브를 이용한 기생 PNP BJT(900)를 도시한다.
일실시예에 따르면, 일반적인 CMOS 공정에서 N+ 액티브 및 P+ 액티브를 이용한 기생 PNP BJT(900)도 또한 형성될 수 있다.
상기 기생 PNP BJT(900)는 P-서브스트레이트(910)가 N-웰(920)을 둘러싸도록 구성될 수 있다. 또한, 에미터 영역 및 컬렉터 영역은 P+ 액티브로 구성되고, 베이스 영역은 N+ 액티브로 구성되어 CMOS 공정에서 형성될 수 있다.
일반적인 CMOS 공정에서는, N웰 사이에 일정 수준 이상의 간격이 존재하도록 디자인 룰이 규정되어 있다. 그러나, N웰 사이의 간격을 도3에서 설명한 바와 같이 제1 임계값 이상 제2 임계값 이하가 되도록 형성할 수 있다.
위와 같이 제조되는 경우, 컬렉터 영역과 에미터 영역이 공정 편차에 의해 확률적으로 단락되거나 단락되지 않게 되므로, PUF로 이용할 수 있다.
도 10은 일실시예에 따른 P+액티브 및 N-웰을 이용한 PNP 기생 BJT(1000)를 도시한다.
일실시예에 따르면, P+액티브 및 N-웰을 이용한 기생 PNP BJT(1000)가 형성될 수 있다.
상기 기생 PNP BJT(1000)는 컬렉터 영역 및 에미터 영역은 P+액티브(1300)로 구성되고 베이스 영역은 N-웰(1200)로 구성되며 P-서브스트레이트(1100)가 N-웰(1200)을 둘러싸도록 구성될 수 있다.
일반적인 CMOS 공정에서는, N웰 사이에 일정 수준 이상의 간격이 존재하도록 디자인 룰이 규정되어 있다. 그러나, N웰 사이의 간격을 도3에서 설명한 바와 같이 제1 임계값 이상 제2 임계값 이하가 되도록 형성할 수 있다.
위와 같이 제조되는 경우, 컬렉터 영역과 에미터 영역이 공정 편차에 의해 확률적으로 단락되거나 단락되지 않게 되고, 이후 외부 요인에 의해서도 단락여부에 영향을 받지 않으므로 PUF로 이용할 수 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (16)

  1. 유효 베이스 폭이 제1 임계값 이상 제2 임계값 이하로 구성되는 바이폴라정션트랜지스터; 및
    상기 바이폴라정션트랜지스터의 베이스-에미터 전압이 소정의 전위차 미만으로 인가된 경우에, 상기 바이폴라정션트랜지스터의 에미터 영역과 컬렉터 영역 사이가 단락되는지의 여부를 식별하여 식별 키를 제공하는 독출부
    를 포함하고,
    상기 제1 임계 값은, 상기 컬렉터 영역과 상기 에미터 영역 사이가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 유효 베이스 폭 범위의 하한 값이고,
    상기 제2 임계 값은 상기 범위의 상한 값인, 식별 키 생성 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 바이폴라정션트랜지스터는 상기 유효 베이스 폭이 디자인 룰에 지정된 것보다 작은 값을 가지도록 디자인 되어 상기 유효 베이스 폭이 상기 제1 임계값 이상 상기 제2 임계값 이하로 구성되는 식별 키 생성 장치.
  4. 제1항에 있어서,
    상기 에미터 영역과 상기 컬렉터 영역 사이가 단락되는지의 여부는 상기 바이폴라정션트랜지스터 제조 공정 상의 공정 편차에 의해 무작위적으로 결정되는 식별 키 생성 장치.
  5. 제1항에 있어서,
    상기 바이폴라정션트랜지스터는 CMOS 공정에 존재하는 적어도 하나의 N+ 및 P+ 영역에 의한 기생 바이폴라정션트랜지스터를 포함하는 식별 키 생성 장치.
  6. 베이스 영역 내에서 에미터 영역과의 접합에 의해 생성되는 제1 공핍 영역의 폭과 컬렉터 영역과의 접합에 의해 생성되는 제2 공핍 영역의 폭의 합이 상기 베이스 영역의 폭과 차이가 제1 임계값 이상 제2 임계값 이하가 되도록 구성되는 바이폴라정션트랜지스터; 및
    상기 바이폴라정션트랜지스터의 베이스-에미터 전압이 소정의 전위차 미만으로 인가된 경우에, 상기 바이폴라정션트랜지스터의 에미터 영역과 컬렉터 영역 사이가 단락되는지의 여부를 식별하여 식별 키를 제공하는 독출부
    를 포함하고,
    상기 제1 임계 값은, 상기 컬렉터 영역과 상기 에미터 영역 사이가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 유효 베이스 폭 범위의 하한 값이고,
    상기 제2 임계 값은 상기 범위의 상한 값인, 식별 키 생성 장치.
  7. 삭제
  8. 제6항에 있어서,
    상기 바이폴라정션트랜지스터는 상기 베이스 영역의 폭이 디자인 룰에 지정된 것보다 작은 값을 가지도록 디자인 되어, 상기 제1 공핍 영역과 상기 제2 공핍 영역의 합이 상기 베이스 영역의 폭과 차이가 상기 제1 임계값 이상 상기 제2 임계값 이하가 되도록 구성되는 식별 키 생성 장치.
  9. 유효 베이스 폭이 제1 임계 값 이상 제2 임계 값 이하를 갖도록 생성된 바이폴라정션트랜지스터의 베이스-에미터 전압을 소정의 전위차 미만으로 유지하는 상태에서 독출부가 상기 바이폴라정션트랜지스터의 에미터 영역과 컬렉터 영역 사이가 단락되는지의 여부를 독출하는 단계; 및
    상기 독출한 결과에 따라 상기 바이폴라정션트랜지스터에 대응하는 식별 키를 제공하는 단계
    를 포함하고,
    상기 제1 임계 값은, 상기 컬렉터 영역과 상기 에미터 영역 사이가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 유효 베이스 폭 범위의 하한 값이고,
    상기 제2 임계 값은 상기 범위의 상한 값인, 식별키 생성 방법.
  10. 삭제
  11. 제9항에 있어서,
    상기 바이폴라정션트랜지스터는 상기 베이스 영역의 폭이 디자인 룰에 지정된 것보다 작은 값을 가지도록 디자인 되어 상기 유효 베이스 폭이 상기 제1 임계값 이상 상기 제2 임계값 이하로 생성되는, 식별 키 생성 방법.
  12. 제9항에 있어서,
    상기 에미터 영역과 상기 컬렉터 영역 사이가 단락되는지의 여부는 상기 바이폴라정션트랜지스터 제조 공정 상의 공정 편차에 의해 무작위적으로 결정되는 식별 키 생성 방법.
  13. 제9항에 있어서,
    상기 바이폴라정션트랜지스터는, CMOS 공정에 존재하는 적어도 하나의 N+ 및 P+ 영역에 의한 기생 바이폴라정션트랜지스터를 포함하는 식별 키 생성 방법.
  14. 유효 베이스 폭이 제1 임계값 이상 제2 임계값 이하가 되도록 바이폴라정션트랜지스터를 생성하는 단계; 및
    상기 바이폴라정션트랜지스터의 베이스-에미터 전압이 소정의 전위차 미만으로 인가된 경우에, 상기 바이폴라정션트랜지스터의 에미터 영역과 컬렉터 영역 사이가 단락되는지의 여부를 식별하여 식별키를 제공하는 독출부를 생성하는 단계
    를 포함하고,
    상기 제1 임계 값은, 상기 컬렉터 영역과 상기 에미터 영역 사이가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 유효 베이스 폭 범위의 하한 값이고,
    상기 제2 임계 값은 상기 범위의 상한 값인, 식별 키 생성 장치 제조 방법.
  15. 삭제
  16. 제14항에 있어서,
    상기 바이폴라정션트랜지스터는 상기 유효 베이스 폭이 디자인 룰에 지정된 것보다 작은 값을 가지도록 디자인 되어 상기 유효 베이스 폭이 상기 제1 임계값 이상 상기 제2 임계값 이하로 구성되는 식별 키 생성 장치 제조 방법.
KR20130105470A 2013-09-03 2013-09-03 식별키 생성 장치 및 방법 KR101489088B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR20130105470A KR101489088B1 (ko) 2013-09-03 2013-09-03 식별키 생성 장치 및 방법
EP19160788.6A EP3564843A1 (en) 2013-09-03 2014-02-17 Device and method for generating identification key
PCT/KR2014/001255 WO2015034147A1 (ko) 2013-09-03 2014-02-17 식별키 생성 장치 및 방법
US14/916,492 US10224295B2 (en) 2013-09-03 2014-02-17 Device and method for generating identification key
EP14842135.7A EP3043283B1 (en) 2013-09-03 2014-02-17 Device and method for generating identification key
US16/270,298 US10629548B2 (en) 2013-09-03 2019-02-07 Device and method for generating identification key
US16/389,714 US10629549B2 (en) 2013-09-03 2019-04-19 Device and method for generating identification key

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20130105470A KR101489088B1 (ko) 2013-09-03 2013-09-03 식별키 생성 장치 및 방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR20140125523A Division KR20150027014A (ko) 2014-09-22 2014-09-22 식별키 생성 장치 및 방법

Publications (1)

Publication Number Publication Date
KR101489088B1 true KR101489088B1 (ko) 2015-02-04

Family

ID=52590117

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20130105470A KR101489088B1 (ko) 2013-09-03 2013-09-03 식별키 생성 장치 및 방법

Country Status (4)

Country Link
US (3) US10224295B2 (ko)
EP (2) EP3043283B1 (ko)
KR (1) KR101489088B1 (ko)
WO (1) WO2015034147A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10235261B2 (en) 2013-07-26 2019-03-19 Ictk Holdings Co., Ltd. Apparatus and method for testing randomness

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10685918B2 (en) 2018-08-28 2020-06-16 Semiconductor Components Industries, Llc Process variation as die level traceability

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090055994A (ko) * 2007-11-29 2009-06-03 주식회사 시큐트론 공정편차에 기반한 보안 시스템 및 방법
KR101139630B1 (ko) 2010-12-09 2012-05-30 한양대학교 산학협력단 식별키 생성 장치 및 방법
KR20120114186A (ko) * 2012-05-29 2012-10-16 한양대학교 산학협력단 공정편차를 이용한 식별 키 생성 장치 및 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02312280A (ja) * 1989-05-26 1990-12-27 Mitsubishi Electric Corp 絶縁ゲート型バイポーラトランジスタ
US6161213A (en) * 1999-02-17 2000-12-12 Icid, Llc System for providing an integrated circuit with a unique identification
FR2825873A1 (fr) * 2001-06-11 2002-12-13 St Microelectronics Sa Stockage protege d'une donnee dans un circuit integre
US7840803B2 (en) 2002-04-16 2010-11-23 Massachusetts Institute Of Technology Authentication of integrated circuits
KR20050030974A (ko) * 2002-08-15 2005-03-31 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 집적 회로 및 그 제조 방법
US9703806B2 (en) * 2008-06-17 2017-07-11 Microsoft Technology Licensing, Llc User photo handling and control
US8619979B2 (en) * 2010-06-25 2013-12-31 International Business Machines Corporation Physically unclonable function implemented through threshold voltage comparison
US8744143B2 (en) * 2011-04-01 2014-06-03 Yahoo! Inc. Adding privacy protection to photo uploading/ tagging in social networks
US8938069B2 (en) * 2012-06-05 2015-01-20 Board Of Regents, The University Of Texas System Physically unclonable functions based on non-linearity of sub-threshold operation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090055994A (ko) * 2007-11-29 2009-06-03 주식회사 시큐트론 공정편차에 기반한 보안 시스템 및 방법
KR101139630B1 (ko) 2010-12-09 2012-05-30 한양대학교 산학협력단 식별키 생성 장치 및 방법
KR20120114186A (ko) * 2012-05-29 2012-10-16 한양대학교 산학협력단 공정편차를 이용한 식별 키 생성 장치 및 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10235261B2 (en) 2013-07-26 2019-03-19 Ictk Holdings Co., Ltd. Apparatus and method for testing randomness

Also Published As

Publication number Publication date
EP3043283A1 (en) 2016-07-13
WO2015034147A1 (ko) 2015-03-12
US20190244916A1 (en) 2019-08-08
US10224295B2 (en) 2019-03-05
EP3043283A4 (en) 2017-01-18
US20160211232A1 (en) 2016-07-21
EP3564843A1 (en) 2019-11-06
US20190172801A1 (en) 2019-06-06
US10629548B2 (en) 2020-04-21
US10629549B2 (en) 2020-04-21
EP3043283B1 (en) 2019-04-17

Similar Documents

Publication Publication Date Title
KR101504025B1 (ko) 식별 키 생성 장치 및 방법
US9070697B2 (en) Device for detecting a laser attack in an integrated circuit chip
US9223368B2 (en) Countermeasure method and device for protecting data circulating in an electronic microcircuit
US8946859B2 (en) Device for detecting an attack in an integrated circuit chip
US9991892B2 (en) Electronic device having a physical unclonable function identifier
US9166588B2 (en) Semiconductor device including enhanced variability
US10629548B2 (en) Device and method for generating identification key
KR101541597B1 (ko) 식별키 생성 장치 및 방법
KR102071937B1 (ko) 식별키 생성장치 및 식별키 생성방법
KR101457305B1 (ko) 식별키 생성 장치 및 방법
JP2017228736A (ja) 半導体装置、半導体装置の製造方法および固有情報の生成方法
KR101489091B1 (ko) 반도체 공정을 이용한 식별키 생성 장치 및 방법
KR102000617B1 (ko) 식별키 생성 장치 및 방법
KR20150027014A (ko) 식별키 생성 장치 및 방법
KR102048175B1 (ko) 식별 키 생성 장치 및 방법
KR20150028756A (ko) 식별 키 생성 장치 및 방법
CN112786681A (zh) 用于随机码生成的结构及方法
KR20150027015A (ko) 식별키 생성 장치 및 방법
JP2013172085A (ja) 半導体装置の製造方法及び半導体装置
KR20150037547A (ko) 반도체 공정을 이용한 식별키 생성 장치 및 방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
A107 Divisional application of patent
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180112

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190102

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20200103

Year of fee payment: 6