JP2017228736A - 半導体装置、半導体装置の製造方法および固有情報の生成方法 - Google Patents

半導体装置、半導体装置の製造方法および固有情報の生成方法 Download PDF

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Abstract

【課題】 改善された固有情報の生成機能を備えた半導体装置を提供する。【解決手段】 本発明の半導体装置１００は、通常の設計条件または製造条件により設計または製造された集積回路部１１０と、入出力部１２０と、半導体装置の固有情報を生成する固有情報生成部１３０とを含む。固有情報生成部１３０は、通常の設計条件または製造条件と異なる、回路素子のバラツキが大きくなる要因を含む設計条件または製造条件により製造されたＰＵＦ用回路１３２と、ＰＵＦ用回路の出力に基づきコードを発生するコード発生部１３４とを備える。【選択図】 図１

Description

本発明は、固有情報の生成機能を備えた半導体装置に関し、特に半導体装置の回路素子を利用した固有情報の生成方法に関する。
近年、電子デバイスや電子装置のセキュリティの強化に伴い、そこに実装される半導体装置の偽造や模倣の対策が求められている。ある方法では、半導体装置に固有情報を与えておき、固有情報が認証された場合には、当該半導体装置が真正なものとして半導体装置や電子機器の動作を許可している。固有情報は、例えば、半導体装置の不揮発性メモリ等に格納することが可能であるが、このような方法は、半導体装置を解析することで固有情報が読み取られたり、あるいは外部から半導体装置を不正にアクセスすることで固有情報が読み取られてしまうリスクがある。
そこで、昨今では、物理的にクローンの作製をすることができないＰＵＦ技術（Physical Unclonable Function）が注目されている。ＰＵＦ技術は、予測不可能であり、秘匿性が高くかつ恒久性のある物理的情報を固有情報として用いるものである。例えば、特許文献１のデジタル値生成装置および方法は、半導体の工程偏差を用いて固有のデジタル値を生成する技術を開示している。特許文献２の半導体装置は、ユニークコード生成部によって生成されたデバイス固有のユニークコードに対応する記憶領域から特定情報を読出す技術を開示している。
特開２０１５−８０２５２号公報 特開２０１６−１２９３１号公報
半導体装置の設計／製造では、トランジスタ等の回路素子のバラツキ（変動）を抑制すること、あるいはバラツキを最小化することで、再現性、信頼性の高い半導体装置を提供している。しかしながら、特許文献１のように半導体の工程偏差により固有情報を生成する場合、回路素子のバラツキを最小化することは、回路素子に均一性をもたらすことであり、その結果、固有情報のランダム性（非予測性）が低下してしまう。さらにトランジスタ等は、動作温度が異なると出力特性が変化するため、バラツキの小さいトランジスタでは、固有情報が変化してしまい、恒久性を保つことが難しくなる。
本発明は、このような従来の課題を解決し、改善された固有情報の生成機能を備えた半導体装置を提供することを目的とする。
本発明に係る半導体装置の製造方法は、第１の設計条件に従い設計された第１の回路と、第１の設計条件よりも回路素子のバラツキが大きくなる要因を含む第２の設計条件に従い設計された第２の回路を製造する工程を含み、半導体装置は、第２の回路の回路素子の出力に基づき固有情報を生成する機能を備える。
本発明に係る半導体装置の製造方法は、第１の製造条件に従い第１の回路を製造し、第１の製造条件よりも回路素子のバラツキが大きくなる要因を含む第２の製造条件に従い第２の回路を製造する工程を含み、半導体装置は、第２の回路の回路素子の出力に基づき固有情報を生成する機能を備える。
本発明に係る半導体装置の製造方法は、第１の設計条件に従い設計された第１の回路を第１の製造条件で製造し、第１の設計条件よりも回路素子のバラツキが大きくなる要因を含む第２の設計条件に従い設計された第２の回路を、第１の製造条件よりも回路素子のバラツキが大きくなる要因を含む第２の製造条件で製造する工程を含み、半導体装置は、第２の回路の回路素子の出力に基づき固有情報を生成する機能を備える。
好ましくは、第１の設計条件は、トランジスタのチャンネル幅をＷ１にすることを含み、第２の設計条件は、トランジスタのチャンネル幅をＷ１よりも小さいＷ２にすることを含む。好ましくは、チャンネル幅Ｗ１は、設計上許容される値であり、チャンネル幅Ｗ２は、設計上許容される値よりも小さい値である。好ましくは、第１の製造条件は、チャネル長が一定以下であるときトランジスタの拡散領域をＬＤＤ構造にすることを含み、第２の製造条件は、チャネル長が一定以下であるときトランジスタの拡散領域をＬＤＤ構造にしないことを含む。好ましくは、第１の製造条件は、基板表面に第１の不純物濃度が形成されるようにチャンネルイオン注入を行うことを含み、第２の製造条件は、基板表面よりも深い位置に第１の不純物濃度が形成されるようにチャンネルイオン注入を行うことを含む。好ましくは、第１の製造条件は、基板表面よりも深い位置に第１の不純物濃度よりも高い第２の不純物濃度が形成されるようにチャンネルイオン注入を行うことを含み、第２の製造条件は、基板表面に第２の不純物濃度が形成されるようにチャンネルイオン注入を行うことを含む。
本発明に係る半導体装置の固有情報の生成方法は、第１の設計条件に従い設計された第１の回路と、第１の設計条件よりも回路素子のバラツキが大きくなる要因を含む第２の設計条件に従い設計された第２の回路とを含み、第２の回路の回路素子の出力に基づき固有情報を生成するステップを含む。
本発明に係る半導体装置の固有情報の生成方法は、第１の製造条件に従い第１の回路を製造し、第１の製造条件よりも回路素子のバラツキが大きくなる要因を含む第２の製造条件に従い第２の回路とを含み、第２の回路の回路素子の出力に基づき固有情報を生成するステップを含む。
本発明に係る半導体装置は、第１の設計条件によって構成されている第１の回路と、第１の設計条件よりも回路素子のバラツキが大きくなる要因を含む第２の設計条件によって構成されている第２の回路と、第２の回路の回路素子の出力に基づき固有情報を生成する生成回路と、を含む。
本発明に係る半導体装置は、第１の製造条件によって構成されている第１の回路と、第１の製造条件よりも回路素子のバラツキが大きくなる要因を含む第２の製造条件によって構成されている第２の回路と、第２の回路の回路素子の出力に基づき固有情報を生成する生成回路と、を含む。
好ましくは第２の回路は、並列に接続された複数のトランジスタを含み、前記生成回路は、複数のトランジスタがオンされたときのドレイン電流を検出する検出回路と、当該検知回路の出力に基づき符号化情報を生成する符号化部とを含む。好ましくは第２の回路は、２つのインバータを１組とする複数組のインバータを含み、前記生成回路は、各組のインバータにリーク電流がながれるときの差電圧を比較する比較し、比較結果に基づき符号化情報を生成する回路とを含む。
本発明によれば、回路素子のバラツキが大きくなるような設計条件または製造条件で第２の回路を製造し、第２の回路の回路素子の出力に基づき固有情報を生成するようにしたので、固有情報のランダム性を高めることができる。さらに動作条件が変化しても固有情報の恒久性を高めることができる。
本発明の実施例に係る半導体装置の機能的な構成を示すブロック図である。 本発明の実施例に係る固有情報生成部の内部構成を示すブロック図である。 本発明の第１の実施例に係る半導体装置の設計方法のフローを示す図である。 本発明の第１の実施例に係る設計条件を説明する図である。 本発明の第１の実施例に係るチャンネル幅の異なるトランジスタの模式図である。 チャンネル幅とトランジスタのしきい値電圧の変動幅との関係を示すグラフである。 本発明の第１の実施例による設計条件で作成されたトランジスタのバラツキの分布を説明する図である。 本発明の第２の実施例に係る半導体装置の製造方法のフローを示す図である。 本発明の第２の実施例に係る製造条件を説明する図である。 本発明の第２の実施例に係るＬＤＤの有無を表すトランジスタの模式図である。 本発明の第２の実施例に係るドープ深の異なるトランジスタの模式図である。 シリコン基板の不純物濃度とＳＯＩ膜の不純物濃度とトランジスタのしきい値との関係を表すグラフである。 トランジスタのしきい値のバラツキの分布を表すグラフである。 本発明の第３の実施例に係る半導体装置の製造方法のフローである。 本発明の実施例に係る固有情報生成部の動作フローの例である。 本発明の実施例に係る固有情報生成部の構成例を示す図である。 本発明の実施例に係る固有情報生成部の構成例を示す図である。 本発明の実施例に係る認証システムの一例を示す図である。
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは同一ではないことに留意すべきである。
図１は、本発明の実施例に係る半導体装置の概略構成を示す図である。本実施例の半導体装置１００は、任意の機能を有することができ、そこに搭載される機能は特に限定されない。半導体装置１００は、半導体メモリ、半導体ロジック、半導体処理回路、半導体駆動回路、中央処理回路等であり得る。半導体装置１００は、例えば、ＩＣカード媒体（例えば、ＳＩＭＭカード、クレジットカード、ＩＣが内蔵されたカード）、スマートフォンなどの携帯端末、電子機器、コンピュータ等、セキュリティが求められるあらゆる電子装置において使用することができる。
半導体装置１００は、任意の機能を実行する集積回路部１１０と、入出力部１２０と、半導体装置１００の固有情報を生成する固有情報生成部１３０とを有する。入出力部１３０は、外部から入力を受け取り、これを集積回路部１１０または固有情報生成部１３０へ提供することができる。また、入出力部１３０は、集積回路部１１０により実行された結果、あるいは固有情報生成部１３０により生成された固有情報を外部に出力することができる。
半導体装置１００は、例えば、シリコン基板またはそれ以外の基板（例えば、ＳｉＣ、ＧａＡｓ、サファイアなど）上に複数の回路素子（例えば、トランジスタ、抵抗、コンデンサなど）を形成して構成される。集積回路部１１０に含まれる回路素子は、通常の設計条件に従い要求される機能を満足するように設計される。
固有情報生成部１３０は、半導体装置１００に形成された回路素子の出力、好ましくはトランジスタやインバータの出力に基づき半導体装置に固有の情報を生成する。図２に、固有情報生成部１３０の内部構成を示す。固有情報生成部１３０は、ＰＵＦ用回路１３２と、ＰＵＦ用回路１３２の出力に基づきコード情報を発生するコード情報発生部１３４とを含む。ＰＵＦ用回路１３２は、トランジスタ等の回路素子を含んで構成され、ＰＵＦ用回路１３２は、集積回路部１１０の設計条件と異なり、回路素子のバラツキが大きくなるような要因を含む設計条件により設計される。
図３は、本実施例による集積回路部１１０とＰＵＦ用回路１３２の設計手法を説明する図である。ここでは、回路素子として代表的なトランジスタを例示する。集積回路部１１０に含まれるｎ型またはｐ型のＭＯＳトランジスタは、要求される動作条件を満足するように、最小加工寸法（ゲート配線の幅または間隔）を基準に、通常の設計条件でチャンネル長（Ｌ）、チャンネル幅（Ｗ）が設計される（Ｓ１００）。但し、すべてのトランジスタが最小加工寸法で設計されることを意味するのではなく、トランジスタは最小加工寸法で設計することができるが、他方、要求される動作条件を満足するように設計される。通常の設計条件は、集積回路部１１０のトランジスタのバラツキ（変動）が小さくなるような設計であり、それ故、集積回路部１１０のトランジスタのしきい値は、より均一性を持つように設計される。
一方、ＰＵＦ用回路１３２は、集積回路部１１０の通常の設計条件とは反対に、トランジスタのバラツキ（変動）が大きくなるような要因を含むＰＵＦ用設計条件に従い設計される（Ｓ１１０）。それ故、ＰＵＦ用回路１３２のトランジスタは、しきい値のバラツキが大きくなる。トランジスタのバラツキを固有情報（ＰＵＦ）に利用するとき、トランジスタのバラツキが大きい方が固有情報にランダム性が生じ、かつ動作条件やノイズ等による影響を抑制し固有情報に恒久性を与えることができる。
図４は、本実施例の設計条件の具体的な例を示している。集積回路部１１０のトランジスタは、要求される動作条件を満足するチャンネル幅Ｗ１に設計される。チャンネル幅は、トランジスタのバラツキに影響を及ぼすことが知られており、チャンネル幅が大きくなるほど、トランジスタのしきい値のバラツキが小さくなり、反対に、チャンネル幅が狭くなるほど、トランジスタのしきい値のバラツキが大きくなる。それ故、集積回路部１１０のトランジスタのチャンネル幅Ｗ１はできるだけ大きく設計される。
一方、ＰＵＦ用回路１３２のトランジスタは、しきい値のバラツキを大きくするため、できるだけチャンネル幅Ｗ２が小さくなるように設計される。但し、チャンネル幅Ｗ２は、最小加工寸法以上である。図５（Ａ）は、集積回路部１１０のトランジスタを模式的に表しており、図５（Ｂ）は、ＰＵＦ用回路１３２のトランジスタを模式的に表している。
仮に、集積回路部１１０のトランジスタとＰＵＦ用回路１３２のトランジスタのチャンネル長Ｌが等しい場合、チャンネル幅Ｗ２は、チャンネル幅Ｗ１よりも小さく設計されるようにしてもよい。
図５Ａは、チャンネル幅としきい値のバラツキとの関係を表すグラフである。横軸は、１／（ＬＷ）0.5（μｍ-1）であり、チャンネル長Ｌを一定にしたときのチャンネル幅Ｗの変化を逆数で表している。縦軸は、しきい値である。Ｔｏｘ１、Ｔｏｘ２、Ｔｏｘ３（Ｔｏｘ１＜Ｔｏｘ２＜Ｔｏｘ３）は、ゲート酸化膜の膜厚であり、△は、高Ｖｔｈ、□は、中Ｖｔｈ、◇は、低Ｖｔｈを表している。同グラフから、Ｗが小さくなるほど（右へ向かうほど）、高Ｖｔｈ、中Ｖｔｈ、低Ｖｔｈの間隔が広がり、しきい値Ｖｔｈのバラツキ（変動）が大きくなっていることがわかる。つまり、チャンネル幅としきい値のバラツキとは、反比例の関係にある。
本実施例のように、集積回路部１１０を通常の設計条件で設計し、ＰＵＦ用回路１３２をバラツキが大きくなるような要因を含む設計条件で設計した場合、集積回路部１１０のトランジスタのしきい値Ｖｔｈは、図６（Ａ）に示すような正規分布σ１となり、ＰＵＦ用回路１３２のトランジスタのしきい値Ｖｔｈは、バラツキ（変動）の大きい分布σ２となる。従って、ＰＵＦ用回路１３２のトランジスタのバラツキは、集積回路部１１０のトランジスタのバラツキよりもランダム性（非予測性）が高い。
次に、本発明の第２の実施例による半導体装置の製造方法について説明する。図７は、第２の実施例による半導体装置の製造方法を説明するフローである。第２の実施例では、集積回路部１１０は、トランジスタのバラツキが小さく、再現性、信頼性の高い通常の製造条件に従い製造される（Ｓ２００）。一方、ＰＵＦ用回路１３２は、通常の製造条件と異なり、トランジスタのバラツキが大きくなる要因を含むＰＵＦ用製造条件に従い製造される（Ｓ２１０）。
第２の実施例による製造条件の好ましい例を図８に示す。１つの好ましい例では、集積回路部１１０のトランジスタは、ソース／ドレインの拡散領域がＬＤＤ（Lightly Doped Drain）構造を有するのに対し、ＰＵＦ用回路１３２のトランジスタは、そのようなＬＤＤ構造を有しない。図９（Ａ）は、集積回路部１１０のトランジスタ２００であり、ゲート電極２１０と、ＬＤＤ構造の拡散領域２２０とを備える。ＬＤＤの製造方法は、例えば、ゲート電極２１０をマスクに、１回目のイオン注入により不純物拡散領域を形成し、次に、ゲート電極２１０の両側にサイドウォール２１２を形成し、ゲート電極２１０とサイドウォール２１２をマスクに、２回目のイオン注入を行う。あるいは、他の製造方法として、ローテーションイオン注入によりＬＤＤ構造を形成する。
図９（Ｂ）は、ＰＵＦ用回路１３２のトランジスタ３００であり、ゲート電極３１０と、ＬＤＤ構造ではない拡散領域３２０とを備える。拡散領域３２０は、例えば、ゲート電極３１０をマスクに不純物をイオン注入することにより形成される。ＬＤＤ構造が形成されないトランジスタ３００では、ゲート電極３１０と拡散領域３２０との間に高電界が発生し、ホットエレクトロンの注入などにより、ＬＤＤ構造のトランジスタよりもしきい値の変動が大きくなる。トランジスタのチャンネル長Ｌが小さくなるほど、バラツキを抑制するためにＬＤＤ構造を形成することが望ましい。仮に、集積回路部１１０のトランジスタ２００とＰＵＦ用回路１３２のトランジスタ３００がともに一定以下のチャンネル長Ｌであれば、トランジスタ２００にＬＤＤ構造が形成され、トランジスタ３００にＬＤＤ構造が形成されない。
第２の好ましい例では、集積回路部１１０のトランジスタでは、基板表面に低濃度の不純物領域が形成されるようにチャンネルイオン注入が行われ、ＰＵＦ用回路のトランジスタでは、基板表面から深い位置に低濃度の不純物領域が形成されるようにチャンネルイオン注入が行われる。あるいは、集積回路部１１０のトランジスタでは、基板表面から深い位置に高濃度の不純物領域が形成されるようにチャンネルイオン注入が行われ、ＰＵＦ用回路のトランジスタの基板表面に高濃度の不純物領域が形成されるようにチャンネルイオン注入が行われる。本例では、イオン注入の深さを制御することでトランジスタのバラツキを制御するものであり、基板表面の不純物濃度が高くなると、トランジスタの特性が悪化し、バラツキが大きくなる。
図１０（Ａ）は、集積回路部１１０のトランジスタ２００Ａを示している。例えば、ＳＩＭＯＸまたは基板貼り合わせ方法により、シリコン基板２３０上にＢＯＸ層（ＳｉＯ２）２３２を形成し、基板表面にシリコンがエピタキシャル成長されたＳＯＩ膜２３４が形成される。シリコン基板２３０は、イオン注入により高濃度にドープされ、ＳＯＩ膜２３４は、イオン注入により低濃度にドープされる。図１０（Ｂ）は、ＰＵＦ用回路のトランジスタ３００Ａを示している。トランジスタ３００Ａの場合、シリコン基板３３０は、イオン注入により低濃度にドープされ、基板表面のＳＯＩ膜３３４が高濃度にドープされる。
図１０Ａは、シリコン基板の不純物濃度（縦軸）とＳＯＩ膜の不純物濃度（横軸）とにより決定されるトランジスタのしきい値Ｖｔｈを表している。双方の不純物濃度が大きくなるにつれ、しきい値Ｖｔｈも大きくなる。同図の（１）〜（５）のサンプリング地点のトランジスタのしきい値のバラツキを表したグラフを図１０Ｂに示す。ＮＳＵＢは基板の濃度、ＮＳＯＩはＳＯＩ膜の濃度、ＴＯＸはゲート酸化膜の膜厚、ＴＢＯＸはＢＯＸ層の膜厚、Ｌｇはチャンネル長である。同図を見ると、ＮＳＯＩが高くなるにつれ、統計に示されるしきい値のバラツキが増加していることがわかる。（５）が最も大きく、（１）が最も小さい。つまり、図１０（Ｂ）に示すトランジスタ３００Ａのように、ＳＯＩ膜３３４の不純物濃度を高くすると、トランジスタ２００Ａよりもバラツキが大きくなる傾向がある。
次に、本発明の第３の実施例による半導体装置の製造方法について説明する。図１１は、第３の実施例の製造方法を示す図である。第３の実施例は、第１の実施例による設計方法と第２の実施例による製造方法とを組み合わせるものである。つまり、集積回路部１１０のトランジスタを通常の設計条件に従い設計し、これを通常の製造条件を製造し、ＰＵＦ用回路１３２のトランジスタをバラツキが大きくなる要因を含むＰＵＦ用設計条件に従い設計し、これをバラツキが大きくなる要因を含むＰＵＦ用製造条件で製造する。それぞれの設計条件および製造条件については、第１および第２の実施例で説明した通りである。第３の実施例によれば、ＰＵＦ用回路１３２のトランジスタのバラツキ（変動）をさらに大きくすることを保証し、バラツキのランダム性をより高めることができる。
次に、本実施例のコード発生部（図２）について説明する。コード発生部１３４は、ＰＵＦ用回路１３２からの出力を受け取り、半導体装置に固有のコードを発生する。図１２に、本実施例のコード発生部１３４の動作フローを示す。好ましい例では、図１２（Ａ）に示すように、コード発生部１３４は、半導体装置１００に電源が投入されたとき（Ｓ３００）、ＰＵＦ用回路１３２の出力に基づきコードを生成し（Ｓ３１０）、入出力部１２０が生成されたコードを外部に出力する（Ｓ３２０）。すなわち、半導体装置１００のパワーアップシーケンスとして、半導体装置の固有のコードが出力される。
他の好ましい例では、図１２（Ｂ）に示すように、コード発生部１３４は、入出力部１２０を介して、コード出力の要求を受け取ったとき（Ｓ３０２）、ＰＵＦ用回路１３２の出力に基づきコードを生成し（Ｓ３１０）、入出力部１２０は、要求に応答するように生成されたコードを外部に出力する（Ｓ３２０）。ここで留意すべきは、生成されたコードは、メモリ等に記憶されることなく、入出力部１２０を介して直接外部へ出力される。
コード生成部１３４は、ＰＵＦ用回路１３２の出力から直接コードを生成するものであってもよいし、ＰＵＦ用回路１３２の出力を他の情報に変換し、変換された情報からコードを生成するものであってもよい。前者の例は、例えば、ＰＵＦ用回路１３２の出力を符号化したり、関数により符号化し、コードを生成する。後者の例は、例えば、ＰＵＦ用回路１３２の出力からアドレス情報を生成し、当該アドレス情報に基づきメモリ領域をアクセスし、そこからコードを生成する。なお、コード生成部１３４に含まれる回路は、集積回路部１１０と同様の設計条件または製造条件により製造され得ることに留意すべきである。
図１３に、コード生成部１３４の一構成例を示す。ここでは、ＰＵＦ用回路１３２は、並列に接続されたｎ個のＮＭＯＳトランジスタＱ１、Ｑ２、Ｑ３、・・・Ｑｎから構成される。トランジスタＱ１〜Ｑｎは、第１ないし第３の実施例で説明したように、バラツキ（変動）が大きくなる要因を含んで製造されたものであるから、トランジスタＱ１〜Ｑｎのしきい値のバラツキは大きい。ｎ個のトランジスタＱ１〜Ｑｎには、電圧Ｖｄｄが供給され、ゲートには駆動信号ＤＶが共通に接続されている。
コード生成部１３４は、駆動信号ＤＶを生成する駆動回路（図示省略）と、トランジスタＱ１〜Ｑｎの各々に接続されたｎ個の電流検出型のセンスアンプＳ／Ａと、センスアンプＳ／Ａからの出力を符号化する符号化部１４０とを含む。コード生成部１３４は、コードを生成するとき、例えば、Ｖｄｄと等しい駆動信号ＤＶをトランジスタＱ１〜Ｑｎに供給し、トランジスタＱ１〜Ｑｎを一斉にオンさせる。トランジスタＱ１〜Ｑｎのしきい値はバラツキが大きく、それ故、トランジスタＱ１〜Ｑｎを流れるドレイン電流のバラツキも大きくなる。電流検出型のセンスアンプＳ／Ａは、トランジスタＱ１〜Ｑｎを流れるそれぞれのドレイン電流を検出し、その検出結果を符号化部１４０へ出力する。
符号化部１４０は、センスアンプＳ／Ａにより検出されたドレイン電流に基づき符号化を行う。符号化部１４０は、１つのセンスアンプにより検出されたドレイン電流を２値化（「０」または「１」）する。ＰＵＦ用回路１３２がｎ個のトランジスタＱ１〜Ｑｎを有するとき、符号化部１４０は、２ｎの符号化されたシリアルデータを生成する。
仮に、ＰＵＦ用回路１３２のトランジスタＱ１〜Ｑｎが集積回路部１１０と同様に通常の設計条件または通常の製造条件で製造されたならば、トランジスタＱ１〜Ｑｎのバラツキは、図６（Ａ）に示すようにσ１のような正規分布となり、それ故、トランジスタＱ１〜Ｑｎを流れるそれぞれのドレイン電流のバラツキが小さくなり、符号化部１４０による符号化が均一性を持つようになる。つまり、生成される２ｎのシリアルデータのランダム性が小さくなる。
また、トランジスタの動作特性は、温度変化の影響を受け易く、さらに微小なドレイン電流はセンスアンプ等のノイズの影響を受により変動し得る。本実施例のように、トランジスタのバラツキが大きいと、符号化のためのマージンを大きくすることができ、動作温度やノイズの影響により符号化が変動され難くなる。つまり、ＰＵＦ用回路１３２の出力に、高い恒久性を持たせることができる。
なお、上記の例では、符号化部１３４Ａは、センスアンプの出力を２値化したが、必ずしもこれに限らず、トランジスタのバラツキが非常に大きいのであれば、センスアンプの出力を３値化して４ビットデータを生成するようにしてもよい。
次に、コード生成部の他の構成例を図１４に示す。ここでは、ＰＵＦ用回路１３２は、複数のインバータＩＶ１、ＩＶ２を含み、インバータＩＶ１、ＩＶ２にはＶｃｃ電源が供給され、各ゲートには、駆動信号ＤＶが共通に接続される。コード生成部１３４は、駆動信号ＤＶを供給する駆動回路（図示省略）と、インバータＩＶ１、ＩＶ２からの出力を受け取るコンパレータ（差動増幅器）１５０を含む。
コード生成部１３４は、コードを発生させるとき、駆動信号ＤＶをインバータＩＶ１、ＩＶ２に出力する。駆動信号ＤＶは、好ましくは、１／２Ｖｃｃである。インバータＩＶ１、ＩＶ２に１／２Ｖｃｃの駆動信号ＤＶが入力されたとき、インバータＩＶ１、ＩＶ２には、リーク電流として貫通電流が流れる。インバータＩＶ１、ＩＶ２のバラツキが大きいため、インバータＩＶ１、ＩＶ２を流れるリーク電流のバラツキも大きくなり、それ故、インバータＩＶ１の出力ノードＮ１、インバータＩＶ２の出力ノードＮ２に生じる電圧のバラツキも大きくなる。差動増幅器１５０は、出力ノードＮ１の電圧と出力ノードＮ２の電圧とを入力し、両者の差分に応じたデータを出力する。図１４には、１組のＩＶ１、ＩＮ２のみを例示しているが、ＰＵＦ用回路１３２がｎ組のインバータから構成されるとき、ｎ個の差動増幅器１５０から２ｎのシリアルデータが出力される。
なお、コード生成部１３４の構成例を図１３、図１４に示したが、コード生成部１３４は、これ以外にも既存の回路等を用いて任意に構成することが可能である。
次に、セキュア機能付きフラッシュメモリを含む認証システムの一例を図１５に示す。セキュア機能付きフラッシュメモリ４００は、上記第１ないし第３の実施例で説明したような固有情報生成部１３０を含む。ホスト装置５００は、フラッシュメモリ４００の固有情報であるコードを記憶するコード記憶部５１０と、フラッシュメモリ４００が真正なものか否かを認証する認証部５２０とを含む。
フラッシュメモリ４００は、電源起動時、またはホスト装置５００からのリクエストがあったとき、固有情報をホスト装置５００へ出力する。認証部５２０は、受け取った固有情報と記憶したコードとを比較し、一致すれば、フラッシュメモリ４００が真正なものと認証し、不一致であれば、フラッシュメモリ４００が模倣品または偽造品と判定し、真正なものと認証しない。例えば、フラッシュメモリ４００がホスト装置５００により認証されなかった場合、ホスト装置５００は、フラッシュメモリ４００を包含する電子機器の動作が不能にすることができる。
以上のように本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１００：半導体装置
１１０：集積回路部
１２０：入出力部
１３０：固有情報生成部
１３２：ＰＵＦ用回路
１３４：コード発生部
１４０：符号化部
１５０：差動増幅器
２００、２００Ａ：集積回路部のトランジスタ
３００、３００Ａ：ＰＵＦ用回路のトランジスタ

Claims (17)

  1. 第１の設計条件に従い設計された第１の回路と、第１の設計条件よりも回路素子のバラツキが大きくなる要因を含む第２の設計条件に従い設計された第２の回路を製造する工程を含み、
    第２の回路の回路素子の出力に基づき固有情報を生成する機能を備えた半導体装置の製造方法。
  2. 第１の製造条件に従い第１の回路を製造し、第１の製造条件よりも回路素子のバラツキが大きくなる要因を含む第２の製造条件に従い第２の回路を製造する工程を含み、
    第２の回路の回路素子の出力に基づき固有情報を生成する機能を備えた半導体装置の製造方法。
  3. 第１の設計条件に従い設計された第１の回路を第１の製造条件で製造し、第１の設計条件よりも回路素子のバラツキが大きくなる要因を含む第２の設計条件に従い設計された第２の回路を、第１の製造条件よりも回路素子のバラツキが大きくなる要因を含む第２の製造条件で製造する工程を含み、
    第２の回路の回路素子の出力に基づき固有情報を生成する機能を備えた半導体装置の製造方法。
  4. 第１の設計条件は、トランジスタのチャンネル幅をＷ１にすることを含み、第２の設計条件は、トランジスタのチャンネル幅をＷ１よりも小さいＷ２にすることを含む、請求項１または３に記載の半導体装置の製造方法。
  5. チャンネル幅Ｗ１は、設計上許容される値であり、チャンネル幅Ｗ２は、設計上許容される値よりも小さい値である、請求項１、３または４に記載の半導体装置の製造方法。
  6. 第１の製造条件は、チャネル長が一定以下であるときトランジスタの拡散領域をＬＤＤ構造にすることを含み、第２の製造条件は、チャネル長が一定以下であるときトランジスタの拡散領域をＬＤＤ構造にしないことを含む、請求項２または３に記載の半導体装置の製造方法。
  7. 第１の製造条件は、基板表面に第１の不純物濃度が形成されるようにチャンネルイオン注入を行うことを含み、第２の製造条件は、基板表面よりも深い位置に第１の不純物濃度が形成されるようにチャンネルイオン注入を行うことを含む、請求項２または３に記載の半導体装置の製造方法。
  8. 第１の製造条件は、基板表面よりも深い位置に第１の不純物濃度よりも高い第２の不純物濃度が形成されるようにチャンネルイオン注入を行うことを含み、第２の製造条件は、基板表面に第２の不純物濃度が形成されるようにチャンネルイオン注入を行うことを含む、請求項７に記載の半導体装置の製造方法。
  9. 第１の設計条件に従い設計された第１の回路と、第１の設計条件よりも回路素子のバラツキが大きくなる要因を含む第２の設計条件に従い設計された第２の回路とを含み、
    第２の回路の回路素子の出力に基づき固有情報を生成するステップを含む、半導体装置の固有情報の生成方法。
  10. 第１の製造条件に従い第１の回路を製造し、第１の製造条件よりも回路素子のバラツキが大きくなる要因を含む第２の製造条件に従い第２の回路とを含み、
    第２の回路の回路素子の出力に基づき固有情報を生成するステップを含む、半導体装置の固有情報の生成方法。
  11. 第１の設計条件は、トランジスタのチャンネル幅をＷ１にすることを含み、第２の設計条件は、トランジスタのチャンネル幅をＷ１よりも小さいＷ２にすることを含む、請求項９に記載の固有情報の生成方法。
  12. 第１の製造条件は、チャネル長が一定以下であるときトランジスタの拡散領域をＬＤＤ構造にすることを含み、第２の製造条件は、チャネル長が一定以下であるときトランジスタの拡散領域をＬＤＤ構造にしないことを含む、請求項１０に記載の固有情報の生成方法。
  13. 第１の製造条件は、基板表面に第１の不純物濃度が形成されるようにチャンネルイオン注入を行うことを含み、第２の製造条件は、基板表面よりも深い位置に第１の不純物濃度が形成されるようにチャンネルイオン注入を行うことを含む、請求項１０に記載の固有情報の生成方法。
  14. 第１の設計条件によって構成されている第１の回路と、
    第１の設計条件よりも回路素子のバラツキが大きくなる要因を含む第２の設計条件によって構成されている第２の回路と、
    第２の回路の回路素子の出力に基づき固有情報を生成する生成回路と、
    を含む半導体装置。
  15. 第１の製造条件によって構成されている第１の回路と、
    第１の製造条件よりも回路素子のバラツキが大きくなる要因を含む第２の製造条件によって構成されている第２の回路と、
    第２の回路の回路素子の出力に基づき固有情報を生成する生成回路と、
    を含む半導体装置。
  16. 第２の回路は、並列に接続された複数のトランジスタを含み、前記生成回路は、複数のトランジスタがオンされたときのドレイン電流を検出する検出回路と、当該検知回路の出力に基づき符号化情報を生成する符号化部とを含む、請求項１５に記載の半導体装置。
  17. 第２の回路は、２つのインバータを１組とする複数組のインバータを含み、前記生成回路は、各組のインバータにリーク電流がながれるときの差電圧を比較する比較し、比較結果に基づき符号化情報を生成する回路とを含む、請求項１５に記載の半導体装置。
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